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可测性
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共搜索到19篇文章
2014-03-25 (多图) 七招教你规避嵌入式PCB工程更改
工程更改(ECO)将推高设计成本,造成产品开发大量延迟。然而,通过认真思考经常发生问题的七大关键领域,可以规避大多数ECO。这七大领域是:元器件选择,存储器,湿度敏感等级,可测设计,冷却技术,散热器以及热膨胀系数。
2011-12-20 SoC测试的概念及实例详解
本文主要介绍了一个具有可测设计和可制造性设计的新型单片系统,该系统由硬盘控制器(HDC)、16位微控制器、微控制器使用的程序和数据SRAM以及用8M位DRAM实现的片上缓存组成,再加上时钟综合PLL、带外部旁路晶体管的稳压器使用的片上控制电路组成一个完整的系统。
2010-11-17 (多图) 板级电路内建自测试建模技术研究
板级电路的内建自测试技术使电路具有自测试能力,减少测试周期和测试费用,但是这种电路结构设计与故障诊断难度较大,本文提出了基于多信号模型的板级电路可测建模方法,并将其应用于板级电路高速数据采集器中。
2010-09-06 GlobalFoundries完成首颗28nm ARM Cortex-A9处理器
GF透露,这次TQV是今年八月份在位于德国德累斯顿的Fab 1晶圆厂内完成的,使用了一整套优化的ARM Cortex-A9物理IP,能从每一个方面模拟真正的SoC产品,从而实现最大程度的频率分析、缩短产品设计周期的时间,还有完整的可测设计(DFT)。
2010-01-11 (多图) 利用EDA工具提高系统级芯片测试的效率
高度复杂的SoC设计正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。可测设计通过提高电路的可测试性,从而保证芯片的高质量生产和制造。借助于EDA技术,可以实现可测试性设计的自动化,提高电路开发工作效率,并获得高质量的测试向量,从而提高测试质量、低测试成本。
2009-11-05 BIST在SoC片上嵌入式微处理器核上的应用
对芯片的测试成为必不可少的环节。可测设计(Design ForTest,DFT)是在芯片的设计阶段就考虑以后测试的需要,使芯片测试更加容易和充分,并降低测试成本。一个SoC包含各种可复用的功能IP核,其中嵌入式微处理器核是其中的关键部分,大部分都嵌有一个或多个微处理器核以获得最好的性能。所以,对微处理器核可测性问题的研究越来越迫在眉睫。
2009-10-30 (多图) 一款雷达芯片的基于扫描路径法可测设计
本文采用基于扫描路径法的可测设计技术,对一款约750万门级雷达芯片的实际电路进行可测性设计。在设计中通过使用时钟复用技术、时钟电路处理技术以及IP隔离技术等几种有效的设计策略,大大提高了芯片的故障覆盖率,最终达到可测性设计的目的。
2009-07-14 EDA 工具简介之 Synopsys工具简介(1)
LEDA是可编程的语法和设计规范检查工具,它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查,加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测规范和设计服用规范集成,提高设计者分析代码的能力
2009-06-26 EDA工具介绍之Magma工具简介
设计师可以通过Blast Create对RTL级代码进行综合、观察、评估,改善其代码质量、设计约束和设计可测;并且通过SVP技术建立精确地设计原型进行布局规划。 Blast Create 包括逻辑综合、物理综合、DFT分析和扫描链插入、功率优化和静态时序分析并具有统一的用户环境。
2009-06-24 EDA工具介绍之Magma工具简介
设计师可以通过Blast Create对RTL级代码进行综合、观察、评估,改善其代码质量、设计约束和设计可测;并且通过SVP技术建立精确地设计原型进行布局规划。
2009-05-07 片上eDRAM性能评价函数簇研究
高密度的嵌入式DRAM (embedded DRAM,eDARM)的集成技术研究是当前的一个热点。从国内外的研究现状来看,在对eDRAM的研究上,关于工艺和可测的研究多于系统体系结构的研究,并且对基于eDRAM的存储结构的研究大多偏重于实现;性能研究通常采用定性的方法,针对单个参数进行分析,定量研究不足。
2009-03-31 (多图) 基于SRAM的FPGA连线资源的一种可测设计
FPGA的出现大大缩短了集成电路设计的周期,使产品上市的时间大大缩短,并减少了设计成本。FPGA的应用越来越广泛,并且其市场份额也越来越大。但是逐渐扩大的芯片规模和更加复杂的芯片结构,给测试带来了越来越大的困难,测试成本大大增加,如何降低测试成本是很多商家和研究者共同面对的一个问题。有关FPGA测试的研究有很多。
2008-05-04 Encounter Test Architect GXL
Encounter Test Architect GXL可以完成一个完整芯片、低功耗可测设计(DFT)架构的插入、综合和验证。该软件采用Encounter RTL Compiler的全局综合技术提供扫描插入功能。它支持存储器内置自检(BIST),以及顶层I/O测试结构(包括一个IEEE 1149.1边界扫描控制器)的内置及片上压缩的创建,可以选择多输入特征寄存器(MISR)架构或异或(XOR)架构。
2008-02-28 新思科技携手中芯国际推出增强型90纳米参考流程
新思科技和中芯国际共同推出一个支持层次化设计及多电压设计的增强型90纳米 RTL-to-GDSII 参考设计流程。该流程受益于当前最先进的逻辑综合、可测设计 (DFT) 和可制造性设计 (DFM) 技术。
2007-10-10 (多图) 基于边界扫描技术的电路板可测设计分析
为满足当今电路测试和故障诊断的需求,可测设计(DFT)已成为芯片和系统设计中不可或缺的重要组成部分。IEEE 1149.1作为一种标准化的可测性设计方法,弥补了传统测试的缺陷,为复杂的电路互连提供了测试手段。现在大部分的复杂芯片都支持IEEE1149.1标准,怎样利用其来达到更好的测试效果和故障覆盖率是硬件设计人员必须考虑的问题。
2006-04-24 基于扫描的DFT对芯片测试的影响
引言 随着ASIC电路结构和功能的日趋复杂,与其相关的测试问题也日益突出。在芯片测试方法和测试向量生成的研究过程中,如何降低芯片的测试成本已经成为非常重要的问题。DFT(可测设计)通过在芯片原始设计
2006-03-03 (多图) 高频锁相环的可测设计
本文针对一款应用于大规模集成电路的CMOS高频锁相环时钟发生器,提出了一种可行的测试方案,重点讲述了锁相环的输出频率和锁定时间参数的测试,给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模块,该测试方案既可用于锁相环的性能评测,也可用于锁相环的生产测试。
2004-02-09 海尔与安捷伦联手将可测设计应用在MPEG-II译码芯片的工程与量产测试
北京海尔集成电路设计有限公司与安捷伦科技日前共同宣布,海尔选择使用安捷伦SmarTest Pattern Generator软件,应用在海尔爱国者系列MPEG-II译码芯片的设计验证与量产测试。
2003-05-31 可测设计及其在IC设计中的作用
当今的IC和印制电路板非常复杂,需要精细而大范围的测试,这大大增加了电子产品开发和制造的成本,因此,引入可测试设计就十分重要。
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