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(多图) 基于FPGA的跳扩频信号发送系统设计

与非网?? 2011年04月13日 ?? 收藏0

  2.3 跳频部分设计

  2.3.1 DDS跳频码

  DDS输出频率一般表达式公式,式中k为频率码关键字,fc为时钟频率,而k由下式确定:

公式

  式中,A31,A30,…,A1,A0,对应于32位码值(0或1)。当A0=1,其他为0时,则输出频率最低,即分辨率:公式。当A31=1,而A30,…,A1,A0,均为0时输出频率最高:公式。在实际工程中,受到低通滤波器的限制,一般输出的频率foutmax≈40%fc。这时一周期只有两个取样点,根据Nyquist定理已达到抽样定理的最小允许值,A31=1,以下码值只能取0。

  在108~155.975 MHz的带宽内,频率最小间隔大于2.5MHz,将规定的带宽分为16个跳频点,由于在实际应用中,还有一些点的杂散信号很大,而且离主频很近,无法去除。所以应该避免输出这些频点。这些频点为靠近fc/3、fc/4、fc/5、fc/6……的频点。跳频点数为16,并基于频率转换公式k=公式计算所对应的32位码值。

  2.3.2 跳频图案设计

  跳频图案采用对偶宽间隔跳频序列,基于m序列,利用非连续抽头(L-G)模型,构造宽间隔跳频伪随机序列,自相关性能、互相关性能较高接近最佳跳频序列族,提高信号的抗干扰性。设计中基于L-G模型的非连续抽头模型,采用本原多项式公式设计跳频序列,跳频码生成公式如下:

公式

  跳频序列由FPGA生成并按宽间隔对偶要求输出如图6所示。

跳频序列由FPGA生成并按宽间隔对偶要求输出

  2.3.3 跳频硬件架构

  跳频硬件电路核心是AD9951,硬件连接如图7所示。该芯片内置400MS/s时钟,内含14位DAC,相位、幅度可编程,有32位频率控制字、相位偏移字,可用串行I/O控制,采用1.8V电源供电,可4~20倍倍频,支持大多数数字输入中的5 V输入电平,可实现多片同步。通过送入设置,送入地址码和跳频码,实现信号的跳频产生。AD9951控制时序如图8所示。

硬件连接

AD9951控制时序

  2.3.4 滤波放大电路

  针对相位舍位误差造成的杂散、幅度量化误差造成的杂散和DAC非理想特性造成的杂散等3个主要谐波干扰源。且考虑到滤波缓冲放大电路与已有的DDS的PCB板之间的电路的接口可能会带来较大的干扰,必须对AD9951输出频率进行滤波处理。椭圆型滤波器在通带内和阻带内都有等波纹的起伏,比巴特沃斯和切比雪夫有更陡的下降梯度,过渡带陡峭,在相同性能指标下,椭圆滤波器所需的阶数更小。设计借助Mult-isim 10.1高频电路仿真软件设计了9阶椭圆低通滤波电路,截至频率为160 MHz,通带内的衰减低于0.2 dB。

滤波放大电路

  3 软件设计

  根据系统需求,采用QuartusⅡ8.0开发平台,使用VHDL语言编写FPGA器件执行程序,软件设计流程如图10所示。系统上电复位,等待MCU启动发送信号,各个模块配置完成,选择同步发送时钟,等待同步帧头发送,同步帧头以每秒钟400跳的速率发送10次,同步帧头发送完毕,选择正常数据发送时钟并向MCU产生中断,从MCU缓存中索取数据,MCU将数据传递给FPGA进行基带处理和中频调制。

软件设计流程

  MCU中断处理,MCU接收FPGA发出的中断信号,将迅速响应中断,并组织数据为一大帧,进行初级纠错处理后,存入缓存,以备FPGA从MCU缓存中取数据,保证了中频调制数据的连续性。

  4 结束语

  依据跳扩频通信信号的需求,设计了以FPGA和DDS为架构,用VHDL语言编程实现的跳扩频信号发送系统,该系统能以连续的4.8 Kb/s的速率、在108~155.975 MHz范围内宽间隔跳频发送数据。本设计的主要优点是采用了软件无线电技术,使用高速、高稳定性和高可靠性的集成芯片,体积小重量轻,性价比高。实验结果证明,该跳频信号发送系统可在其外部参数可控的情况下,稳定地传送全频段跳频信号,具有较高的应用价值。


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AD9951? FPGA? 跳扩频? DDS?

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