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时序
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2016-03-01 高效的时序策略提高PCIe数据速率
PCIe标准已成为高速串行通信的大众选择,但作为提供更高数据速率的新一代标准,参考时钟性能变得越来越重要,其规范也越来越严格,以确保好的时序余裕。
2015-05-19 (多图)高速数字电路设计:互连时序模型与布线长度分析
介绍了高速数字电路器件的通用互连时序模型,基于模型给出了时序公式。对当前的常用高速接口MII、RMII、RGMII和SPI给出了基于公式和理论的实例分析,通过分析得出真实的电路板设计布线长度关系。
2015-04-24 (多图)基于MCU的室外移动机器人组合导航定位系统
设计了一款基于MSP430F149微控制器的室外移动机器人自主定位系统。该系统通过GPIO管脚模拟SPI时序扩展接口电路,重点解决该款微控制器的硬件接口资源不足的问题,能够有效的接入卫星导航接收机、惯性测量单元、高度气压计,完成导航服务,同时可输出原始测量信息用于进一步高精度组合导航解算。此外,该系统还解决了由于高度气压计MS5803-02BA使用手册中的疏漏导致无法正常工作的问题,并分段线性化气压值与高度之间的函数关系,从而完成气压值到高度的转换。最后,给出了卫星数据与惯导数据时间对准的工程解决方法。
2015-04-20 高速电路设计中时序计算方法与应用实例
本文针对高速电路设计中经常面临的时序问题,提出了时序分析和计算方法,并结合SPI4.2接口给出了具体分析实例。
2015-03-20 串行外设接口(SPI)总线时序详解
SPI总线有四种工作方式(SP0, SP1, SP2, SP3),其中使用的最为广泛的是SPI0和SPI3方式。SPI模块为了和外设进行数据交换,根据外设工作要求,其输出串行同步时钟极性和相位可以进行配置,时钟极性(CPOL)对传输协议没有重大的影响。
2015-01-22 (多图) I2C总线概述及时序总结
I2C 是Inter-Integrated Circuit的缩写,发音为"eye-squared cee" or "eye-two-cee" , 它是一种两线接口。I2C总线的SDA和SCL两条信号线同时处于高电平时,规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态,即释放总线,由两条信号线各自的上拉电阻把电平拉高。
2014-12-30 经验总结:FPGA时序约束的6种方法
文章总结了几种FPGA时序约束的方法。时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但这还不是最完整的时序约束。如果仅有这些约束的话,说明设计者的思路还局限在FPGA芯片内部。
2014-09-09 (多图) 基于USB3.0和FPGA的多串口传输系统设计
设计了一种基于USB3.0和FPGA的多串口传输系统,以实现超高速数据传输。介绍了系统的硬件设计框架及系统的软硬件设计流程,给出了系统软件设计框图、FPGA设计逻辑模块以及时序。最后给出了实验结果,验证了该系统的可行性
2014-08-18 (多图) 优化CAN节点位时序以适应数字隔离器传播延迟
隔离可增加鲁棒性,但同时也会增加发送和接收两个方向的传播延迟,并且仲裁时针对两个节点而加倍。为了补偿延迟,可针对可能的最大传播延迟配置CAN控制器。这样,就有可能实现所需的数据速率和总线长度,哪怕是隔离节点的情况下。
2014-08-08 在FPGA设计中,时序就是全部
当你的FPGA设计不能满足时序要求时,原因也许并不明显。解决方案不仅仅依赖于使用FPGA的实现工具来优化设计从而满足时序要求,也需要设计者具有明确目标和诊断/隔离时序问题的能力。
2014-08-05 (多图) 基于FPGA/CPLD的嵌入式VGA显示系统
本文介绍了基于FPGA/CPLD的嵌入式VGA显示系统的设计,详细讨论了用VHDL设计行场扫描时序的方法,这种设计方法稍作改动便可产生任意行场扫描时序,具有很好的移植性。该显示系统已成功地在雷达图形显示系统中使用,且显示器的分辨率达到了1280*1024,刷新频率为60Hz。
2014-06-25 (多图) DDR3内存的PCB仿真与设计
随着计算机技术的发展,存储器设计在整个系统中占有重要地位,目前DDR5内存已成为主流应用。本文针对DDR5技术特点结合相关仿真技术总结出PCB设计规则,并通过验证DDR5信号完整性和时序关系,缩短设计周期,提升了整个研发水平。
2014-06-24 高速存储器的调试和评估——不要仅仅停留在一致性测试上
DDR 存储器的测试项目涵盖了电气特性和时序关系,由JEDEC明确定义,JEDEC 规范并不涉及具体的测量方法,但提供了存储设备、DRAM应遵守的一组测试参数规范,目的是保证计算机系统、服务器和移动设备等存储系统的一致性与互操作性。
2014-06-18 (多图) 一种基于SOC的FLASH替换设计
文中提出了一种片上FLASH替换设计方法,在不改变原FLASH控制逻辑的情况下,通过增加接口转换逻辑,在原FLASH控制接口与新FLASH IP接口之间进行功能与时序的转换,实现片上FLASH的替换。由于固化了已有的成功设计,从而大大降低了替换修改带来的风险。通过测试仿真,输出结果在接口功能和时序上都符合新的FLASH IP的工作要求,并在某SOC的FLASH IP替换中应用。
2014-04-21 交错式ADC之间的带宽失配
交错式ADC之间的带宽失配应该是对于设计师而言最难解决的失配问题,带宽失配具有增益和相位/频率分量。 这使得解决带宽失配问题变得更为困难,因为它含有两个来自其他失配参数的分量:增益和时序失配。
2014-02-24 FPGA系统的集成式电源管理单元简化
典型的FPGA和存储器设计需要密度非常高的电源,它能以快速瞬变响应输送大电流以便为内核和I/O电源轨供电,同时通过低噪声轨为锁相环(PLL)等片内模拟电路供电。电源时序至关重要,应确保FPGA在存储器使能之前上电并运行。
2014-02-17 (多图) 电压监测装置发挥多重功用
目前新推出的电压监控装置都采用数字运作方式,因此可增加灵活性、监视或定序通道的数量、可变电压阀值及变动时序参数。不过,即使使用这些新推出的高效能数字监测装置,旧型模拟监测装置仍然适用于少部份监视的通道,也可在开关弹回防制之类的系统中提供其他功能,或用作定时元件。
2013-10-23 (多图) 最新FPGA所需求的电源IC
最近的高端FPGA由于其制程工艺的微细化以及与其相应的低电压化、内核部与接口部的电源分离以及数字电路与模拟电路的混装等多电源化,必然需要先进的电源管理。电压精度当然要求低波纹,而且要求具备投入时序管理和优异的负载瞬态响应性能。
2013-08-06 (多图) 基于FPGA的ARM并行总线研究与仿真
本文基于ARM处理器LPC2478以及FPGA器件EP2C20Q240,以ARM外部总线的读操作时序为例,研究两者之间高速传输的并行总线;其中,数据总线为32位;并在FPGA内部构造了1024x32bits的SRAM高速存储缓冲器,以便于ARM处理器快速读写FPGA内部数据。
2013-05-27 台积电认可Cadence时序签收用于20纳米设计
台积电认可Cadence Tempus时序签收工具用于20纳米设计,先进工艺节点设计快速、高效签收所必须的关键技术.
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2000亿元永远收不回的投资,换来一张五年就停止发展的TD-SCDMA网,而所谓自主知识产权比例饱受争议。蛮力改写科技产业路线,失败作结。[详细]


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