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2010-11-01 (多图) RS通信编码器的优化设计及FPGA实现
本文以战术军用通信系统的首选RS(31,15)码为例,对生成多项式进行了优化,并采用查表法的原理极大地提高了编码器运算数据的能力,缩短了运算周期,最终利用VHDL语言编译,在FPGA中实现,得到了正确的RS编译码。
2010-06-13 (多图) 并行流水结构的RS(255,233)译码器设计与实现
近年来,关于RS(255,223)译码器实现的算法得到了广泛的关注,但是这些算法的实现速度都不太快,即便有速度稍高的,其占用硬件资源也较多,而一些占用硬件资源较少的算法速度却很慢。本文采用基于ME算法的8倍并行设计方案,结合流水线技术,克服了上述算法的缺陷,利用尽可能少的硬件资源获得了极高的译码速度。
2009-03-16 (多图) 基于FPGA的RS编码器的设计与实现
RS编码是一种线性的块编码,其表示形式为RS(N,K)。当编码器接收到一个数据信息序列,该数据信息序列被分割成若干长度为K的信息块,并通过运算将每个数据信息块编码成长度为N的编码数据块。在RS中的码元符号不是二进制而是多进制符号,其中2m进制使用更为广泛。
2009-02-05 (多图) 高速并行Reed-Solomon编解码器
Reed-Solomon(简称RS)是差错控制领域中一类重要的线性分组码,具有较强的纠正突发错误和随机错误的能力,广泛应用于各种差错控制领域。RS解码器可在FPGA或ASIC上实现IP核。但目前国内RS编码速度约为400 Mb/s,纠错能力为4 bit,仍存在编码速度低、纠错能力不完善、系统的吞吐率受限等问题。
2008-11-24 (多图) 基于IP集成的RS+DQPSK系统设计
本文利用Matlab、Quartus II、DSP_Builder和Modelsim等软件配置了用于系统开发与验证的SPW环境。在Matlab的Simulink环境下,利用Altera公司开发的RS、NCO、FIR IP core以及Simulink、DSP_Builder中的一些基本模块,快速搭建了一个RS+DQPSK的中频调制解调系统
2008-09-23 (多图) RS编译码的一种硬件解决方案
提出了基于欧氏算法和频谱分析相结合的RS硬件编译码方法;利用FPGA芯片实现了GF(2 8)上最高速率为50Mbps、最大延时为640ns的流式译码方案,满足了高速率的RS编译码需求。
2007-12-26 (多图) 变参数RS编码器IP核的设计与实现
设计了一种长可变、纠错能力可调的RS 编码器。该RS 编码器可对常用的RS 短码进行编码, 可做成IP 核, 为用户提供了很大的方便; 采用基于多项式乘法理论GF (2m ) 上的m 位快速有限域乘法的方法,
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