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异步时序
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2009-02-18 亚稳态分析
无意中发现8.1的handbook比7.1中关于Clock Analysis一节多了亚稳态等内容。正好最近项目中遇上即将提交的老项目里出现了很典型的组合逻辑导致亚稳态出错的问题。异步时钟域转同步这个很时髦的FPGA设计话题深入探讨还是很有学问的。特权同学也是从简单的单片机RAM读写时序和CPLD的接口摸索(花了不少精力),然后逐步到这回DSP的时序,大同小异,但是理论很重要,实践更重要,具体问题要具体分析。
2008-12-01 同步与异步复位以及相关的亚稳态状况与设计可靠性
通常情况下(已知复位信号与时钟的关系),最大的缺点在于异步复位导致设计变成了异步时序电路,如果复位信号出现毛刺,将会导致触发器的误动作,影响设计的稳定性。
2008-04-07 (多图) ASIC中的异步时序设计
绝大部分ASIC设计工程师在实际工作中都会遇到异步设计的问题。文章针对异步时序产生的问题,介绍了几种同步的策略。特别是结绳法和异步FIFO的异步比较法,都是比较新颖的方法。
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