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系统时钟
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2015-10-30 算法简单,多用户链路数据传输干扰消除的有效方法
文中提出一种针对多用户数据传输的干扰消除方法,主要用于卫星转发地面多用户数据链路传输中的用户间干扰消除。本文介绍基于并行干扰消除的多用户检测方法的基本原理,通过LMS算法推倒用户幅度信息,给出具体实现系统模型。利用Xilinx Vertix4系列FPGA芯片在系统时钟为110 MHz时对文章提出的方法进行验证。结果表明,该方法使误码率得到有效降低,增加系统容量。本方法已应用于实际工程中,性能指标良好。
2012-12-05 (多图) 利用低抖动LVPECL扇出缓冲器增加时钟源的输出数
许多系统都要求具有多个低抖动系统时钟,以便实现混合信号处理和定时。图1所示电路将ADF4351集成锁相环(PLL)和压控振荡器(VCO)与ADCLK948接口,后者可通过ADF4351的一路差分输出提供多达八路差分、低电压正射极耦合逻辑(LVPECL)输出。
2012-02-07 (多图) FPGA设计系统时钟的影响因素及其分析
时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小,否则就可能造成时序逻辑状态出错;因而明确FPGA设计中决定系统时钟的因素,尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。
2010-05-11 硅振荡器无需外部元件生成SoC系统时钟
在复杂的SOC中,可靠的精确时钟源是绝对必要的。随着特征尺寸越来越小,工作速度越来越快,时钟源需要提供的精度变得越来越重要。传统上,时钟是由晶体振荡器提供的。尽管晶体振荡器提供了非常好的频率稳定性,但它们往往会消耗毫安级的电流来提供超过10 MHz的频率,起动时间很慢(以毫秒计),引脚数量多,占用很大的板面积。
2010-05-04 微控制器的省电管理
新唐科技的NUC1xx包含NUC101、NUC100、NUC120、NUC130和NUC140,是以ARM Cortex-M0为核心的32位微控制器(MCU),经由不同时钟的设定,最高可以达到 50MHz的运作频率。然而在一般简单控制或系统负载较低时,CPU并不需要执行在最高的运行时钟下即可应付所需要的计算量。这时候,便可以利用系统时钟的控制来降低时钟,以达到省电的目的。
2009-07-22 (多图) MAX262滤波器在地下金属管线探测仪中的应用
基于可程控的开关电容有源滤波器MAX262,设计一种切比雪夫型多频点带通滤波器。通过对系统时钟分频和自定义时钟,实现对其在地下金属管线探测仪中所有工作频率的覆盖,并结合其四阶传输函数和编程辅助软件,给出了各个频点的滤波器编程参数。
2009-05-22 基于CPLD的并口数据的采集和存储
提出了一种利用CPLD实现雷达并口数据的采集和存储的方案。采用单片CPLD完成了以往需要大量外围器件来完成的雷达并口数据收发及存储功能,有效地减少了印制板上功能模块的面积,减少了系统体积,提高了设计效率;同时还利用CPLD中的锁相环倍频系统时钟大大提高系统采集速度。实践证明,基于CPLD的系统设计是灵活、现实且高效的。
2009-03-23 (多图) 高速电路传输线效应分析与处理
当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的 PCB将无法工作。
2009-02-12 读SRAM时序约束分析
SRAM使用的是ISSI的61LV5128,8位宽,19条地址线。FPGA内部有一个地址产生计数单元,因此数据读操作时输出管脚的时序起点就是这些地址产生单元。因为希望快速读SRAM,所以状态机代码读SRAM是第一个时钟周期送地址(SRAM的OE#信号始终接地),第二个时钟周期读数据。系统时钟使用的是50MHz(20ns),SRAM的标称读写速度可以达到8ns。感觉上20ns操作一个8ns的SRAM似乎很可行。
2008-09-04 (多图) 可编程定时/计数器8253在扬声器中的应用
可编程定时/计数器8253通过软件设定,可以产生各种时间延迟信号,他的使用非常广泛,通常被用于定时控制、延时、计数等场合,如定时刷新ram、系统时钟的计时、扬声器的发音长短的控制。在使用的时候,需要进行严密的计算和精确的测试,以满足不同的要求。
2008-09-03 (多图) 视频压缩IPcore设计
介绍了一种基于FPGA技术的视频压缩 IPcore,智力产权)设计。设计中综合运用了分布式算法、并行运算和流水线单元,通过VerilogHDL硬件描述语言描述运算单元及其结构配置。整个系统能在27MHz系统时钟下工作。
2008-07-21 (多图) 影响FPGA设计中时钟因素的探讨
时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错;因而明确FPGA设计中决定系统时钟的因素,尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。
2008-06-02 用模拟电压控制数字电位计
本文描述了一个用模拟电压通过设备的I2C接口控制数字电位计的设计。Microchip PIC12F683 微控制器中的ADC将模拟电压转换为控制Maxim DS1803 数字电位计的I2C流(图1和参考文献1)。在该微控制器的六个I/O通用引脚中,两个引脚控制SDA(系统数据)和SCL(系统时钟线)输出信号,一个控制一只LED,一个接收模拟输入信号。SDA和SCL直接连接到数字电位计的SDA和SCL引脚,分别通过两个4.7kΩ上拉电阻接到VDD。通过接通或断开跳线,可将共用的VCC和VDD分开,并将SDA和SCL隔离。
2008-04-17 NS推出低抖动专业级广播视频系统时钟发生器
NS推出一款全新的多频时钟发生器,它不但具备同步锁定功能,而且高分辨度时钟输出的抖动低至只有40ps(峰峰值)。这款型号为LMH1982的时钟发生器可为视频系统的模拟/数字转换器、数字/模拟转换器及FPGA收发器分别提供不同的参考时钟,确保3Gbps(3G)、高清晰度及标准清晰度等串行数字接口(SDI)的输出抖动符合电影及电视工程师协会(SMPTE)的视频标准。
2007-08-06 基于VxWorks的FLASH存储器实时存取管理方案
VxWorks操作系统提供文件系统来访问和管理Flash 存储器,这种方式不能满足实时写入和系统可控的要求。本文提出一种通过接管系统时钟中断来控制Flash Memory读写操作和基于管理区的简单可控文件管理方案,实现移动通信系统在不影响业务模块运行的前提下,满足对实时性和可控性要求。
2007-07-11 基于VxWorks的FLASH存储器实时存取管理方案
VxWorks操作系统提供文件系统来访问和管理Flash 存储器,这种方式不能满足实时写入和系统可控的要求。本文提出一种通过接管系统时钟中断来控制Flash Memory读写操作和基于管理区的简单可控文件管理方案,实现移动通信系统在不影响业务模块运行的前提下,满足对实时性和可控性要求。
2006-10-10 VME总线简介

VME的数据传输机制是异步的,有多个总线周期,地址宽度是16、24、32、40或64位,数据线路的宽度是8、16、24、32、64位,系统可以动态的选择它们。它的数据传输方式为异步方式,因此只受制于信号交换协议,而不依赖于系统时钟;其数据传输速率为0~500Mb/s;此外,还有Unaligned Data传输能力,误差纠正能力和自我诊断能力,用户可以定义I/O端口;其配有21个插卡插槽和多个背板,在军事应用中可以使用传导冷却模块。

2006-03-07 系统时钟发生器设计抉择:PLL合成器与晶振时钟性能比较
电子系统要求可靠精确的定时参考——系统时钟,本文研究并比较了两种系统时钟,晶振和锁相环(PLL)合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器,转换成标准逻辑电平,以及一个时钟分配网络。最常见的两种振荡源是晶振时钟模块和锁相环(PLL)合成器时钟。复杂的系统时钟包括:振荡源之间的复用功能,另外转换成其他逻辑电平、扇出缓存、零延迟缓冲、谐波调整高乘数频率生成和频率分割。
2005-11-09 具有异步采样滤波器的音频A/D转换
高性能ΔΣ模数(A/D)和数模(D/A)音频转换系统在其转换过程中通常需要超过12MHz的高频率系统时钟(主时钟)。时钟抖动是评定这些系统性能优良与否的重要因素。通常,时钟抖动对带有转换器和基于晶振的时钟没有太大影响,但是对联网式音频系统、利用“室内同步”信号的录音系统和其他混音器等需要在系统内长距离传送高频时钟信号的系统而言,就可能是非常棘手的问题了。
2003-05-31 锁相回路时钟合成器
安森美半导体推出3.3/5.0V可编程锁相回路(PLL)时钟合成器NBC12429,进一步拓展了其精密时钟管理产品系列。该器件提供25至400MHz系统时钟,是网络、电信和测试硬件的初级定时信号的首选产品。
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说说TD-SCDMA的经验和教训

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2000亿元永远收不回的投资,换来一张五年就停止发展的TD-SCDMA网,而所谓自主知识产权比例饱受争议。蛮力改写科技产业路线,失败作结。[详细]


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