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基准时钟
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2013-05-31 一款用于RF系统的坚固型10MHz基准时钟输入保护电路和分配器
要为RF系统设计基准输入电路证明是棘手的事情。难题之一是在满足时钟的保护、缓冲及分配要求的同时也要保持输入时钟的相位噪声性能。本文将说明怎样设计一款10MHz基准输入电路并优化其性能。
2011-11-17 MEMS高精密恒温晶振时钟出现 供应市场面临洗牌
从德国博世分离出来的硅MEMS时钟供应商SiTime公司宣告,这一供应格局已经成为历史(过去,一些高端的对时间基准要求很高的长寿命应用市场(如智能电网、无线通信基站、基于SONET和同步以太网的核心及边缘路由器、IP时钟和仪器)要求采用满足三 级钟(Stratum 3)标准的时钟产品。
2010-07-16 基于IEEE 1588的同步以太网实现方式
在SyncE中,以太网采用与SONET(同步光纤网络)/SDH(同步数字系列)相同的方式,通过高品质、可跟踪一级基准时钟信号同步其位时钟。2006年,国际电信联盟在其G.8261中描述了SyncE概念。2007年,在G.8262中对SyncE 的性能要求进行了标准化,规定了同步以太网网络设备中使用的时钟的最低性能要求。IEEE在2002年发布了IEEE 1588标准,该标准定义了一种精确时间同步协议(PTP),2005年又制定了新版本的IEEE 1588,即IEEE 1588v2。
2008-09-01 采用FPGA设计SDH设备时钟
SDH设备时钟(SEC)是SDH光传输系统的重要组成部分,是SDH设备构建同步网的基础,也是同步数字体系(SDH)可靠工作的前提。SEC的核心部件由锁相环构成。网元通过锁相环跟踪同步定时基准,并通过锁相环的滤波特性对基准时钟在传输过程中产生的抖动和漂移进行过滤。而当基准源不可用时,则由SEC提供本地的定时基准信息,实现高质量的时钟输出。
2008-07-04 (多图) 利用时钟再生技术进行的极端的信号调整
设计结束了专用电路板试验台测试结果表明功能完全正常设计小组的工作人员不约而同地长舒了一口气每个人都认为最艰苦的阶段已经过去了专用系统板的最终集成开始进行性能可靠的线性试验台电源很快将被高效的开关电源所取代试验室基准时钟现已被低成本解决方案取而代之在最初的专用电路板测试结果显示有望获得极佳性能的同时无法预知的逻辑器件失效。
2006-10-28 (多图) 嵌入式频率计的设计
本频率计的设计以AT89C51单片机为核心,利用他内部的定时/计数器完成待测信号周期/频率的测量。单片机AT89C51内部具有2个16位定时/计数器,定时/计数器的工作可以由编程来实现定时、计数和产生计数溢出时中断要求的功能。在定时器工作方式下,在被测时间间隔内,每来一个机器周期,计数器自动加1(使用12 MHz时钟时,每1μs加1),这样以机器周期为基准可以用来测量时间间隔。在计数器工作方式下,加至外部引脚的待测信号发生从1到0的跳变时计数器加1,这样在计数闸门的控制下可以用来测量待测信号的频率。外部输入在每个机器周期被采样一次,这样检测一次从1到0的跳变至少需要2个机器周期(24个振荡周期),所以最大计数速率为时钟频率的1/24(使用12 MHz时钟时,最大计数速率为500 kHz)。定时/计数器的工作由运行控制位TR控制,当TR置1,定时/计数器开始计数;当TR清0,停止计数。
2006-09-27 IDT推出首个具有250MHz基准时钟的抖动衰减器
IDT 公司宣布,推出为赛灵思 Virtex-4 系列现场可编程门阵列(FPGA)优化的抖动衰减器(ICS874003-02)。该元件可支持 PCI Express(PCIe),是业界首个具有衰减或“清除”100 MHz PCIe 输入时钟抖动,同时将其转换成 250 MHz LVDS 输出能力的计时器件。信号抖动的消除有助于原始设备制造商采用 Virtex-4 RocketIO 收发器实现 2.5 Gbp 的吞吐量。
2006-08-17 (多图) 新型D/A变换器AD9755及其应用
AD9755是Analog Device公司生产的一种超高速双端数据复用、单路输出的14位数模转换芯片。采用CMOS制造工艺,在单个芯片上集成了高品质14-TxDAC+(r)核、一个基准电压源、兼容TTL数字接口电路单元以及PPL时钟变频器等。它的转换速度很高,可以达到300 Ms/s。
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