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时钟抖动
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2015-05-15 (多图)时钟抖动和相噪及其测量方法
抖动是衡量时钟性能的重要指标,抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。这个短期偏移在时域的表现形式为抖动(下文的抖动专指时域抖动),在频域的表现形式为相噪。本文主要探讨下时钟抖动和相噪以及其测量方法,以及两者之间的关系。
2012-11-09 (多图) 基于ADS的接收机码元同步算法实现
数字通信系统中,码元同步对于实现信号的准确判决码元和降低系统误码率起着关键作用。介绍了在ADS仿真环境下实现16QAM接收机码元同步算法。采用的定时误差提取算法消除了传统算法在16QAM系统中引起的时钟抖动问题,实现了接收信号和发送信号同步。并对该算法在ADS环境下进行了仿真,仿真结果表明该算法实现了码元同步的功能,并对干扰有较强的抵抗能力。
2012-11-05 TI推出业界最快双通道16位ADC
德州仪器进入JESD204B市场,推出业界最快双通道 16 位 ADC, 与首款时钟抖动清除器.ADC 提供最高动态性能,可最大限度提高接收器灵敏度
2012-09-27 两款数字输入D类功率放大器
Maxim Integrated的D类数字扬声器放大器有效简化设计,提供无与伦比的音频性能;Maxim的数字输入D类音频放大器具有业内最佳的抗时钟抖动干扰特性,提供高品质音质。
2011-05-23 (多图) 信号链基础:时钟抖动解秘—高速链路时钟抖动规范基础知识
本文介绍时钟抖动对高速链路性能的影响。我们将重点介绍抖动预算基础。
2011-01-18 Xilinx ISE中的DCM的使用
目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。
2008-12-15 理解时钟抖动对高速ADC的影响
对高速信号进行高分辨率的数字化处理需审慎选择时钟,才不至于使其影响模数转换器(ADC)的性能。借助本文,我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。
2008-10-20 美国国家半导体推出无需加设压控晶体振荡器模块的全新时钟抖动滤除器
美国国家半导体公司宣布推出业界首个能提供超低噪声时钟的全新时钟抖动滤除器系列。采用该系列产品还可以免去系统加设外置的高性能压控晶体振荡器(VXCO)模块。
2008-09-01 德州仪器推出具有集成时钟抖动清除器的高灵活性四通道 SerDes 器件
德州仪器推出具有集成时钟抖动清除器的高灵活性四通道 SerDes 器件,超宽速度范围使设计人员能通过一体化器件轻松实施多种不同通信标准。
2008-05-13 (多图) 千兆高速采集系统的硬件电路设计
运用美国国家半导体公司的超高速8位A/D转换器(ADC08D1D00),配合Altera套司的高端FPGA(StratixII,EP2S60),实现高速双通道采集系统,每个通道的采样频率可达l GHz。该采集系统的实现难点是硬件电路的设计和制作。本文重点介绍该采集电路的硬件设计,并对采集系统中由时钟抖动引起的噪声进行理论分析。
2008-05-08 抖动测量三种方法
只要测试数据通信IC或测试电信网络,就需要测试抖动。抖动是应该呈现的数字信号沿与实际存在沿之间的差。时钟抖动可导致电和光数据流中的偏差位,引起误码。测量时钟抖动和数据信号就可揭示误码源。
2008-01-30 (多图) 以频域时钟抖动分析加快设计验证流程
对于高速串行数据应用,时钟抖动分析的主要目标是要确定参考时钟抖动对系统位错误率的影响。最准确的方法是将该应用最差的发射器(及接收器) 的传输功能用于应用中,以及测量时钟 RJ 抖动与PJ抖动的结果。运行在E5052B上的E5001A 精密时钟抖动分析软件改变了传统抖动测量产品的特点,不只提供了飞秒级精度的全面分析时钟抖动,还提供了轻松使用及实时的抖动分析能力,这将有助于加快设计验证的流程。
2008-01-21 (多图) 利用频域时钟抖动分析加快设计验证过程
我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响,并讨论在E5052B信号源分析仪(SSA)上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。
2007-06-11 Agilent新型信号源分析仪能够轻松完成更精确的分析
安捷伦科技公司日前推出全球速度最快的增强型信号源分析仪Agilent E5052A。与以前的产品相比,它拥有提高10倍的测量吞吐率、更精确的分析功能,以及最佳的时钟抖动测量性能、最低的抖动本底噪声和100 MHz的频偏。
2007-05-15 成帧与移动
Galazar Networks为电信业提供多服务的成帧器IC。在产品进入量产以前,Galazar工程师要测试器件的功能参数,如流量、误码率、映射和成帧。他们还要测试器件的功耗、时钟抖动、建立与保持,以及其它参数。
2007-03-09 高精度高速A/D转换器时钟稳定电路设计
进入21世纪后,人类社会已全面进入信息时代,信息产业成为了现代社会最重要的支柱和最主要的产业,伴随着半导体技术、数字信号处理技术及通信技术的飞速发展,A/D、D/A转换器近年也呈现高速发展趋势,而随着高速、高精度A/D转换器(ADC)的发展,尤其是能直接进行中频采样的高分辨率数据转换器的上市,对稳定的采样时钟的需求越来越迫切,随着通信系统中的时钟速度迈入GHz级,相位噪声和时钟抖动已成为模拟设计中必须要考虑的因素。
2007-01-07 (多图) 高速ADC的低抖动时钟设计
本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。
2006-09-27 IDT推出首个具有250MHz基准时钟的抖动衰减器
IDT 公司宣布,推出为赛灵思 Virtex-4 系列现场可编程门阵列(FPGA)优化的抖动衰减器(ICS874003-02)。该元件可支持 PCI Express(PCIe),是业界首个具有衰减或“清除”100 MHz PCIe 输入时钟抖动,同时将其转换成 250 MHz LVDS 输出能力的计时器件。信号抖动的消除有助于原始设备制造商采用 Virtex-4 RocketIO 收发器实现 2.5 Gbp 的吞吐量。
2005-11-09 具有异步采样滤波器的音频A/D转换
高性能ΔΣ模数(A/D)和数模(D/A)音频转换系统在其转换过程中通常需要超过12MHz的高频率系统时钟(主时钟)。时钟抖动是评定这些系统性能优良与否的重要因素。通常,时钟抖动对带有转换器和基于晶振的时钟没有太大影响,但是对联网式音频系统、利用“室内同步”信号的录音系统和其他混音器等需要在系统内长距离传送高频时钟信号的系统而言,就可能是非常棘手的问题了。
2005-03-05 (多图) 时钟抖动和相位噪声对采样系统的影响
随着直接中频采样的更高分辨力数据转换器的上市,系统设计师必须对低抖动时钟电路做出有助于性能与成本折衷的抉择。制造商用来规定时钟抖动的很多传统方法并不适用于数据转换器,或者说,充其量也只能反映问题的一部分。如果对时钟电路的规范和设计没有恰当的了解,你就不能实现这些数据转换器的最佳性能。
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