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时序收敛
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共搜索到27篇文章
2014-03-17 Cadence新设计工具加速High-Speed PCB时序收敛设计高达67%
Cadence宣布新版Allegro TimingVision Environment工具,加速High-Speed PCB时序收敛设计高达67%。
2013-05-22 Cadence推出Tempus时序签收
Cadence推出Tempus时序签收解决方案,为设计收敛和签收提供前所未有的性能和容量. Tempus时序签收解决方案提供的性能比传统的时序分析解决方案提升了一个数量级.可扩展性,能够对具有上亿个实例的设计进行全扁平化分析。集成的签收精度的时序收敛环境利用创新的考虑物理layout的ECO技术,可以使设计闭合提前数周时间。
2012-07-04 第五届SoCIP年会探讨IC设计新挑战
随着半导体工艺的不断推进,从65nm、40nm到现在的28nm,给SoC设计带来了诸多挑战,如布线拥挤、时序收敛等,怎样面对并解决这些挑战是目前许多SoC设计提供商急需思考以及解决的问题。
2010-12-16 NetLogic Microsystems选用微捷码的Talus IC
“我们基于知识的处理器产品除了一个可制定有关通过网络传输的单个信息包的复杂决定的大型知识数据库以外,还可部署先进的大范围并行处理器架构。我们的下一代28纳米设计有着超高挑战性的版面规划和紧密的时序收敛需求,” NetLogic Microsystems公司工程副总裁Dimitrios Dimitrelis表示。
2010-09-30 (多图) FPGA时序收敛
您编写的代码是不是虽然在仿真器中表现正常,但是在现场却断断续续出错?要不然就是有可能在您使用更高版本的工具链进行编译时,它开始出错。您检查自己的测试平台,并确认测试已经做到 100% 的完全覆盖,而且所有测试均未出现任何差错,但是问题仍然顽疾难除。
2010-04-28 (多图) 面向有挑战性功能块的时序收敛技术
时序收敛始终是高性能处理器的一个大问题。如测试尺寸、有用偏斜等平常技术可能不足以解决某些案例中违规行为。本文将探讨以前深亚微米项目中所用的一些技术,这些技术以众所周知的功能为基础,但却不局限于这些功能,包括:预测块级边界时序问题、增量布局迭代、时钟门控克隆战略选择、采用线路延时最大程度降低不同时序角点下延时差异。.
2009-08-13 65nm超大规模集成电路时序收敛解决方案
时序收敛的不确定性由片上工艺偏差,片外工作环境和电路时序模型精度等因素引起。为了实现时序收敛,IBM开发了一套层次化、高效的时序分析组件来完成高性能的大规模集成电路设计,并引入新的时序分析工具和方法。
2009-07-20 爱特混合信号功率管理工具为混合信号FPGA提供完整图形设计方案
爱特公司 (Actel Corporation)日前宣布,其混合信号功率管理工具(Mixed-Signal Power Manager, MPM)现已免费供货。MPM是爱特包含在最近发布的Fusion高级开发工具套件内的参考设计和图形用户界面(GUI)工具,可让设计人员在系统级控制和降低功耗,提供经完全验证、时序收敛、和通过硬件测试的功率监控和管理功能。
2009-01-19 (多图) 图解用register balancing方法解决时序收敛问题一例
PIPELINING, RETIMING, REGISTER BALANCING是同一项技术的不同说法。可以手工操作,也可以交给EDA工具自动执行。
2008-12-11 FPGA时序约束的几种方法(待续)
对自己的设计的实现方式越了解,对自己的设计的时序要求越了解,对目标器件的资源分布和结构越了解,对EDA工具执行约束的效果越了解,那么对设计的时序约束目标就会越清晰,相应地,设计的时序收敛就会更可控。
2008-01-24 (多图) 提高FPGA设计生产力的工具、技巧和方法指南
影响FPGA设计周期生产力的最大因素是什么?许多设计人员的答案是,时序收敛(timing closure)是影响产品设计走向市场的关键,他们还为这个答案提供了充足的理由。高效实现时序收敛,获得可信的结果是每一位设计师的梦想。然而,这仅仅是问题的一部分。
2007-12-07 (多图) 提高FPGA设计生产力的工具、技巧和方法指南
影响FPGA设计周期生产力的最大因素是什么?许多设计人员的答案是,时序收敛(timing closure)是影响产品设计走向市场的关键,他们还为这个答案提供了充足的理由。
2007-04-24 SoC设计时序至关重要
尽管有工具和多年的实践,时序收敛仍是芯片设计中的一个主要问题。继续改进时序评估和处理设计流程中的故障路径是应付问题的唯一方法。策略是尽可能早地作重复,并充分利用物理设计专家的熟练技巧。新设计方法可以提高速度或降低功耗,但也会使时序收敛问题更加复杂化。
2007-04-23 EDN专题:嵌入式与DSP
SoC设计时序至关重要:尽管有工具和多年的实践,时序收敛仍是芯片设计中的一个主要问题。继续改进时序评估和处理设计流程中的故障路径是应付问题的唯一方法。策略是尽可能早地作重复,并充分利用物理设计专家的熟练技巧。新设计方法可以提高速度或降低功耗,但也会使时序收敛问题更加复杂化。
2007-04-18 (多图) 纳米工艺时代的可制造性设计
近几年来,DFM一直是全球EDA业界最热门的题材。从各家EDA公司的网页上进行了解,DFM可以是优化标准单元库的成品率,或是压缩版图,也有说是优化晶圆映射(Wafer Mapping),以至于平坦化填充,以及时序收敛
2007-04-12 SoC设计时序至关重要
尽管有工具和多年的实践,时序收敛仍是芯片设计中的一个主要问题。继续改进时序评估和处理设计流程中的故障路径是应付问题的唯一方法。策略是尽可能早地作重复,并充分利用物理设计专家的熟练技巧。新设计方法可以提高速度或降低功耗,但也会使时序收敛问题更加复杂化。
2007-01-17 赛灵思最新版ISE大幅缩短FPGA设计周期
赛灵思公司(Xilinx, Inc.)推出业界应用最广泛的集成软件环境(ISE)设计套件的最新版本ISE 9.1i。新版本专门为满足业界当前面临的主要设计挑战而优化,这些挑战包括时序收敛、设计人员生产力和设计功耗。
2006-08-16 使用基于图形的物理综合加快FPGA设计时序收敛
本文首先介绍了主要的传统综合方法,并说明这些方法存在的相关问题,然后介绍基于图形的物理综合概念,并指出这种技术如何满足当前先进 FPGA 的设计需求。
2006-05-19 SYNPLICITY合作XILINX解决超大容量FPGA时序收敛问题
Synplicity 公司与赛灵思公司宣布成立超大容量时序收敛联合工作小组。来自两家公司的工程团队将协作定义和实现新的设计流程,以最大程度地提高下一代 65 纳米 (nm) FPGA 超高密度设计的结果质量和设计生产率。
2006-02-09 具有增强物理综合能力的ISE设计工具套件
赛灵思公司推出集成软件环境 (ISE) 设计工具套件8.1i 版,新版本增加了新的 ISE Fmax 技术,具有增强的物理综合能力,可提高 Virtex-4 和 Spartan-3 架构的性能和时序收敛特性。
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