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时序仿真
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共搜索到12篇文章
2014-10-11 (多图) 基于FPGA的RS(255,239)编译码器设计及实现方法
RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方法,并对编码进行了时序仿真。仿真结果表明,该译码器可实现良好的纠错功能。
2012-09-07 基于FPGA的洗衣机控制系统设计
为提高家用双缸洗衣机控制系统的性能,改善定时精确度和洗涤效果,基于可编程性强的FPGA设计了一种用于洗衣机的控制系统,并进行了时序仿真。通过实验时设计方案进行了完善,得到了可进行数字化控制和显示的洗衣机控制系统,有效地提高了洗衣机性能。
2012-04-26 Modelsim的功能仿真和时序仿真
通过对FPGA 设计中功能仿真和时序仿真的详细介绍,有助于熟练应用ModelSim 进行一系列仿真,同时也抛砖引玉地引导读者在实际中发现和应用ModelSim 的调试程序、比较波形等其他功能。
2011-04-18 (多图) ST-BUS总线接口模块的Verilog HDL设计
ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计,本文对ST-BUS总线进行了介绍,讨论了ST-BUS总线接口收发模块的设计方法,给出了Verilog HDL实现和模块的时序仿真图。
2011-01-19 (多图) 基于FPGA的MSK调制解调器设计与应用
本文分析了MSK(最小频移键控)数字调制信号特征,提出一种全数字固定数据速率MSK调制解调器的设计方法,应用VHDL 语言进行了模块设计和时序仿真
2009-07-24 (多图) 级联信号处理器的FPGA实现
现代通信系统中,数字化已成为发展的必然趋势,数字信号处理则是数字系统中的重要环节。在数字信号处理方面提出一种级联信号处理器的FPGA实现方案,用以取代昂贵的专用数字处理芯片。首先对级联信号处理器做了理论上的分析,然后进行方案比较,最后选择最佳方案完成FPGA的实现与仿真。系统的功能和时序仿真结果表明,其可正常工作,最高时钟可达50 MHz。
2008-10-10 基于多种EDA工具的FPGA协同设计实现原理及方法
本文介绍了FPGA的完整设计流程,其中包括电路设计与输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与脸证、调试与加载配置等主要步珠。并通过一个8-bit RISC CPU的设计来例系统地介绍了利用多种EDA工具进行 FPGA协同设计的实现原理及方法
2008-09-02 (多图) 高速PCB设计中的时序分析及仿真策略
详细讨论了在高速PCB设计中最常见的公共时钟同步(COMMON CLOCK)和源同步(SOURCE SYNCHRONOUS)电路的时序分析方法,并结合宽带网交换机设计实例在CADENCE仿真软件平台上进行了信号完整性仿真及时序仿真.
2008-06-17 FPGA设计的验证技术及应用原则
随着FPGA器件体积和复杂性的不断增加,设计工程师越来越需要有效的验证方。时序仿真可以是一种能发现最多问题的验证方法,但对许多设计来说,它常常是最困难和费时的方法之一。过去,采用标准台式计算机的时序仿真是以小时或分钟计算的,但现在对某些项目来说,在要求采用高性能64位服务器的情况下,其测试时间却要几天甚至几周。这样,这种方法首先消弭了采用FPGA带来的上市时间和实施成本方面的好处。
2007-12-23 【分享】基于CPLD的数字钟设计(VHDL语言)
利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。
2007-08-17 (多图) 基于FPGA的前向纠错算法
研究数字音频无线传输中的前向纠错(FEC)算法的设计及实现,对前向纠错中的主要功能模块,如RS编解码、交织器与解交织器等给出基本算法及基于现场可编程门阵列(FPGA)和硬件描述语言的解决方案。选用硬件描述语言VerilogHDL,在开发工具QuartusII4.2中完成软核的综合、布局布线和汇编,在Modelsim中进行时序仿真验证,最终下栽到开发板中进行电路验证及测试。
2007-06-05 精确时序仿真再生技术模块
思源科技推出全新精确时序仿真再生技术Siloti Replay 模块,此模块是属于Siloti信号能见度增强系统Sim VE (Visibility Enhancement) 的附加模块。
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