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时钟频率同步
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2011-11-28 (多图) 基于FPGA的时钟频率同步设计与应用
本文研究了一种可对频率进行动态调整的时钟,通过对时钟频率的动态修正,实现主从时钟频率同步,进而实现时间同步。
2011-04-25 (多图) 基于Cyclone III FPGA的DDR2接口设计分析
DDR SDRAM是Double Data Rate SDRAM的缩写,即双倍速率同步动态随机存储器。DDR内存是在SDRAM内存基础上发展而来的,能够在时钟的上升沿和下降沿各传输一次数据,可以在与SDRAM相同的总线时钟频率下达到更高的数据传输率。
2010-01-04 (多图) FPGA的时钟频率同步设计
本文研究了一种可对频率进行动态调整的时钟,通过对时钟频率的动态修正,实现主从时钟频率同步,进而实现时间同步。
2008-06-24 异步DSP核心设计:更低功耗 更高性能
处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 (IC) 设计都基于同步架构,而同步架构都采用全球一致的时钟。这种架构非常普及,许多人认为它也是数字电路设计的唯一途径。然而,有一种截然不同的设计技术即将走上前台:异步设计。
2008-06-23 异步DSP核心设计:更低功耗,更高性能
目前,处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 (IC) 设计都基于同步架构,而同步架构都采用全球一致的时钟。这种架构非常普及,许多人认为它也是数字电路设计的唯一途径。然而,有一种截然不同的设计技术即将走上前台:异步设计。
2003-12-23 卓联公司推出新时钟模块
卓联半导体公司日前出了ZL?30461时钟模块。该模块是用于SONET/SDH(同步光学网络/同步数字体系)系统中央时钟卡的业界最小、功能最全面的定时产品,可提供高达155.52 MHz的时钟频率
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