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2006-04-03 Encounter Test Architect软件
Cadence Encounter Test Architect采用一种统一的基于编译器的方法进行全芯片检测,可使设计和测试工程师在一个环境中为整个芯片指定、编译和验证所有测试结构。Encounter Test Architect支持扫描、压缩、存储器BIST、产品时钟生成、边界扫描和I/O测试,主要用于包含多个内核、上百个存储器及具有复杂RTL块体系结构的设计。
2005-09-07 可以获得同RTL设计一样的I/O速度
对于SoC设计中的许多任务而言,将一个处理器中的所有输入和输出接口都映象成存储器地址既无必要也无效率。有时候将输入/输出接口映象到存储器地址可以让程序员或者编译器去动态地选择几个计算部件的源和目的。然而,如果动态寻址不那么重要的话,那么将外部信号和处理器执行部件直接相连能够进一步加速系统的性能并可以减少复杂度。基于硬线连接的接口对许多RTL设计人员来说也是非常熟悉的,它允许处理器在不改变现存RTL模块中各个模块接口(“pin”)定义的情况下去替换那些硬件模块。
2004-02-23 Cadence和ARM用RTL编译器合成升级硅片质量为ARM的合作伙伴服务
Cadence设计系统有限公司与ARM公司宣布他们最新升级的ARM-Cadence Encounter? 参考方法问世,该方法结合了Encounter RTL Compiler综合工具。两公司的最新合作更进一步证明了他们通过向使用ARM内核的合作伙伴们提供更好硅片质量(QoS)以致力于优化硅片设计链的承诺。
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