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VerilogHDL
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共搜索到17篇文章
2012-11-22 (多图) 基于FPGA的数字频率合成器设计与实现
本文在FPGA开发平台上,基于DDS工作原理,用VerilogHDL语言设计并实现了DDS直接频率合成,经过D/A转化和外加滤波整形电路处理波形数据,输出频率可调的正弦波。可以作为信号源使用。具有较好的实用价值。
2012-09-19 (多图) 音频信号数字化光纤传输实验仪信道的设计与实现
介绍音频信号数字通信实验装置设计的实现过程,该装置以FPGA为主控芯片,以光纤为通讯媒介,将音频信号数字化后通过光纤实现传输,并对电路各个模块的功能及实现加以说明。实验装置采用分模块式的设计,设计思路灵活,结构清晰。电路在Altium Designer和Protel99中设计完成,并且在QuartusⅡ环境下用VerilogHDL语言进行编程并对程序进行仿真。
2010-09-10 (多图) 16位微控制器的设计与实现
这里描述了一款自主研发的16位嵌入式微控制器(A8096)的设计与实现,基于RTL级设计方法使用VerilogHDL进行设计描述,在设计中,采用硬布线控制方式,减少了面积和功耗,同时MCU兼容了MSC-96指令集,目标是可以应用于实际嵌入式系统项目中。
2010-08-30 (多图) 16位微控制器的设计与实现
描述了一款自主研发的16位嵌入式微控制器(A8096)的设计与实现,基于RTL级设计方法使用VerilogHDL进行设计描述,在设计中,采用硬布线控制方式,减少了面积和功耗,同时MCU兼容了MSC-96指令集,目标是可以应用于实际嵌入式系统项目中。
2010-07-15 (多图) 基于VerilogHDL的CMOS图像敏感器驱动电路设计
本文就STAR250这款CMOS图像敏感器,给出使用Verilog HDL语言设计的逻辑驱动电路和仿真结果。
2010-05-19 (多图) 基于VerilogHDL的小波滤波器的设计与实现
小波滤波器的设计属于复杂算法的电路设计,因此利用Veril—ogHDL对双正交小波滤波器进行建模、仿真,实现电路的自动化设计,将是一种较为理想的方法。
2010-03-12 基于FPGA的微流控芯片电泳控制系统设计
本文选取串行控制的 A/D与D/A芯片,减少了所需控制端口数量;采用具有大量控制端口的现场可编程门阵列(Field Programmable Gate Array,FPGA)作为系统的控制芯片,在使用VerilogHDL语言对其编程后,可同时对30个PCR芯片实施控制。
2009-11-30 (多图) 基于DSP Builder的16阶FIR滤波器实现
在采用VHDL或VerilogHDL等硬件描述语言设计数字滤波器时。由于程序的编写往往不能达到良好优化而使滤波器性能表现一般,而采用调试好的IP Core需要向Al-tera公司购买。在此,采用一种基于DSP Builder的FPGA设计方法,使FIR滤波器设计较为简单易行,并能满足设计要求。
2009-05-13 (多图) 1553B总线远程端点数据链路层协议的FPGA实现
文中所实现的1553B总线远程端点数据链路层协议采用VerilogHDL语言编写;采用ModelSim仿真;采用QuartusⅡ编译、综合、优化,并在A1tera的EPlC6系列FPGA上实现。
2009-03-06 (多图) 基于VerilogHDL的背景噪声扣除电路设计
本文使用VerilogHDL进行编程,采用自顶向下的设计方法,经仿真验证和综合后,得到了具有通用接口和软件易于操作的背景噪声电路,弥补了原有单元的不足,取得了较好结果。
2008-11-18 (多图) 基于FPGA的小数分频器的实现
本文利用VerilogHDL硬件描述语言的设计方式,通过ModelSimSE开发软件进行仿真,设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展,利用FPGA小数分频合成技术解决了单环数字频率合成器中高鉴相频率与小频间隔之间的矛盾。
2008-09-03 (多图) 视频压缩IPcore设计
介绍了一种基于FPGA技术的视频压缩 IPcore,智力产权)设计。设计中综合运用了分布式算法、并行运算和流水线单元,通过VerilogHDL硬件描述语言描述运算单元及其结构配置。整个系统能在27MHz系统时钟下工作。
2008-06-30 (多图) 基于FPGA的中高频感应电炉控制电路设计方案
本文将提出一种基于FPGA片上可编程技术实现数字化控制方案,代替传统的数模混合电路,从而可提高其控制的可靠性,稳定性,同时也可以提高系统集成度并降低噪声干扰。设计主要采用VerilogHDL硬件描述语言实现模块化的设计,构成片上可编程系统,用QuartusⅡ7.0软件模拟仿真,并进行了模块实际验证。
2008-01-30 (多图) 基于FPGA实现的SCI接口电路IP核的设计
在某些特殊应用场合,如数据采集,现场可编程逻辑器件(FPGA)需要借助微处理器来完成与上位机的数据通信,设计基于FPGA实现的通信接口电路IP核将大大提高FPGA器件的应用灵活性。本文以SCI通信接口电路为例详细阐述了接口电路的结构、工作原理;提出了基于复杂时序电路状态机嵌套的设计思想。给出了SCI接口电路的VerilogHDL语言描述及XilinxISE6.1i平台下的仿真结果。
2007-08-17 (多图) 基于FPGA的前向纠错算法
研究数字音频无线传输中的前向纠错(FEC)算法的设计及实现,对前向纠错中的主要功能模块,如RS编解码、交织器与解交织器等给出基本算法及基于现场可编程门阵列(FPGA)和硬件描述语言的解决方案。选用硬件描述语言VerilogHDL,在开发工具QuartusII4.2中完成软核的综合、布局布线和汇编,在Modelsim中进行时序仿真验证,最终下栽到开发板中进行电路验证及测试。
2007-07-27 数字钟VerilogHDL代码
数字钟VerilogHDL代码
2006-12-20 基于CPLD的位同步时钟提取电路设计
本文介绍的位同步时钟的提取方案,原理简单且同步速度较快。整个系统采用VerilogHDL语言编写,并可以在CPLD上实现。
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