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亚稳态 什么是亚稳态 搜索结果

什么是亚稳态
是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
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2013-11-20 (多图) 复位设计中的结构性缺陷及解决方案
随着数字化设计和SoC的日益复杂,复位架构也变得非常复杂。在实施如此复杂的架构时,设计人员往往会犯一些低级错误,这些错误可能会导致亚稳态、干扰或其他系统功能故障。本文讨论了一些复位设计的基本的结构性问题。在每个问题的最后,都提出了一些解决方案。
2012-05-16 (多图) 一种消除异步电路亚稳态的逻辑控制方法
本文分析了异步电路中亚稳态产生的原因和危害,比较了几种常用的降低亚稳态发生概率的设计方法,针对这些方法不能彻底消除亚稳态的不足,设计了一种消除亚稳态的外部逻辑控制器——"半拍错位同步器",通过附加的高频时钟和D触发器,将异步时钟分别同步到高频时钟的上升沿和下降沿,使得过于接近的异步时钟在时间上拉开适当的间隔,只要选择适当的延迟时间和高频时钟,便能彻底消除亚稳态的发生。
2012-05-16 (多图) FPGA的异步时钟设计中的同步策略
跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当,将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。
2012-05-16 网友分析电子设计中的亚稳态问题
这篇文章是我对电子设计中,亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍,引出亚稳态问题的发生机制。
2012-02-15 (多图) 一种基于FPGA的真随机数发生器设计与实现
设计并实现了一种基于FPGA的真随机数发生器,利用一对振荡环路之间的相位漂移和抖动以及亚稳态作为随机源,使用线性反馈移位寄存器的输出与原始序列运算作为后续处理。在Xilinx Virtex-5平台的测试实验中,探讨了振荡器数量以及采样频率等参数对随机序列的统计特性的影响。测试结果表明本设计产生的随机序列能够通过DIEHARD测试,性能满足要求。由于仅使用了普通逻辑单元,使得本设计能够迅速移植到ASIC设计,大大缩短了开发周期。
2011-08-29 (多图) 基于VHDL的异步FIFO设计
FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器(每次时钟到来仅有1位发生改变)表示读/写指针,设计二级同步链为跨越不同时钟域的读/写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。
2009-03-15 一种跨时钟域的通信方式
相信大家都知道亚稳态的发生原因及表现形式,也应该知道消除亚稳态最基本的电路是两级触发器同步。
2009-02-18 亚稳态分析
无意中发现8.1的handbook比7.1中关于Clock Analysis一节多了亚稳态等内容。正好最近项目中遇上即将提交的老项目里出现了很典型的组合逻辑导致亚稳态出错的问题。异步时钟域转同步这个很时髦的FPGA设计话题深入探讨还是很有学问的。特权同学也是从简单的单片机RAM读写时序和CPLD的接口摸索(花了不少精力),然后逐步到这回DSP的时序,大同小异,但是理论很重要,实践更重要,具体问题要具体分析。
2008-12-01 同步与异步复位以及相关的亚稳态状况与设计可靠性
通常情况下(已知复位信号与时钟的关系),最大的缺点在于异步复位导致设计变成了异步时序电路,如果复位信号出现毛刺,将会导致触发器的误动作,影响设计的稳定性。
2005-04-09 示波器波形更新率确定捕获到难解事件的概率
带宽、采样率和存储器深度是工程师选择数字示波器时最常使用的评估指标。波形更新率则是另一项重要的考虑因素。示波器采集波形和更新显示的速率确定了捕获到随机和偶发事件,例如毛刺的概率。这篇文章通过调试应用 ── 试图捕获随机和偶发产生的亚稳态 ── 来说明波形更新率的重要性。文章也讨论了使用专门的重复快采集模式,以及可能的权衡。
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