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(多图) 超低抖动时钟合成器的设计挑战

21ic?? 2011年07月15日 ?? 收藏0

  概述

  本文为高速数据转换器提供了一个低抖动时钟源的参考设计,目标是在时钟频率高达2GHz时,边沿间抖动< 100fs。对于1GHz模拟输出频率,所产生的抖动信噪比SNR为:-20 × log(2 × π × f × tj) = -64dB。

  设计需求

  时钟设计的最高频率为2GHz,然而,一些VCO (压控振荡器)和预分频器能够将其扩展到更高频率,且不同器件能够扩展的范围也不尽相同。这里介绍的参考设计、仿真测试和结果只针对2GHz输出频率。

  一些高速转换器采用时钟信号的两个沿作为内部定时。这就要求严格的50%占空比。另外,目标输出驱动能力是10dBm/50Ω,即2VP-P差分输出。

  合成器设计基础

  最简单的设计是传统的锁相环电路,如图1。如上所述,要求严格的50%占空比。因此,VCO工作在目标时钟的两倍频(4GHz),然后通过2分频获得目标频率和占空比。由于分频器会引入抖动,所以将其置于锁相环环路以消除噪声。

传统锁相环

图1. 传统锁相环

  环路滤波器提供对参考噪声的低通滤波和VCO噪声的高通滤波。同时,它也决定了环路建立时间。由于这是固定频率应用,环路建立时间不存在问题;滤波器带宽可只对噪声进行优化。窄带滤波器更容易处理参考噪声,但增加了VCO的噪声负担,宽带滤波器的效果则相反。

  虽然我们需要在VCO和参考时钟两者之间进行平衡,通过对两者的研究表明,同时获得两者的最佳性能是可能的。100fs抖动的相噪指标决定了噪声将有多低。

  相噪是相对于载频的指标,反比于频偏(dBc/Hz)。所有相噪的集合就是相噪功率,它用来和基频功率相比较。相噪除以基频功率得到抖动。

  例如,假设2GHz VCO在10kHz到100kHz内具有-110dBc/Hz的SSB (单边带)相噪,其带宽为90kHz,结果为49.5dB。所以,总噪声为-60.5dBc。SSB噪声功率为:

公式

  所以,噪声电压有效值为:

公式

  根号里的系数2代表包括了两个单边带?。

  其抖动为:

公式

  式3只得出了10kHz至100kHz频偏的抖动,为了确定整体抖动,还要考虑其余频偏。

  另一种方法是,我们从抖动倒推相噪。于是,对于2GHz时100fs的抖动:

公式

  SSB噪声功率为:

公式

  式5结果等效于-61dBc的总噪声功率(SSB)。如果假定相噪在1Hz到10MHz均匀分布,那么,换算成dBc/Hz,得到以下相噪模板(图2)。

相噪模板

图2. 相噪模板

  毫无疑问,2GHz下抖动< 100fs是一个非常不错的相噪值,特别是在10kHz至100kHz范围内。从图中可以看出,10kHz时的相噪大约为-114dBc/Hz。但很少有分离?的VCO能够达到这一水准,当然,集成VCO也很难达到这一目标。UMC (Universal Microwave Corporation)的VCO能够达到这一低噪级别。UMX系列产品的带宽为500MHz至5GHz,其10kHz相噪可以达到-112dBc/Hz以下。即使UMX系列中指标最差的VCO也满足我们的要求。

  图3给出了4GHz VCO (UMX-806-D16)最差情况下的相噪和我们的目标相噪模板。该VCO在20kHz以下的相噪很高,但通过设计锁相环滤波器带宽可以抑制低频偏VCO噪声。假设没有其它因素的影响,可以得到很好的10kHz以上的相噪指标。请注意,这些相噪要求来自2GHz振荡器。然而,图3给出的是4GHz振荡器的曲线,它需要额外的2分频来保证50%的占空比。假设2分频自身不影响总相噪,将使VCO的相噪降低6dB,整个曲线平行下移6dB。

UMX-806-D16对应于相噪模板的相噪

图3. UMX-806-D16对应于相噪模板的相噪

  请注意,参考时钟也会产生噪声,但多数分布在环路滤波器带宽以下。图4给出了Crystek?的80MHz晶体压控振荡器的伯特图和目标相噪模板。注意,锁相环频率增益将等倍放大参考时钟的相噪。因此,对80MHz晶体和2GHz输出,其增益为25。结果,Crystek曲线将上移28dB。该平移意味着参考时钟的相噪在1kHz非常高?。然而,相噪模板假定总噪声功率在频偏以内均匀分布。当然,情况不一定是这样,所以1kHz以外的恒定相噪加上1kHz以内的噪声仍然可以满足我们的抖动指标。

参考时钟的相噪

图4. 参考时钟的相噪

  图4的相噪分析还包括了Vectron恒温控制振荡器(OCXO),具有极低相噪。注意,OCXO容易消耗更多功率(达到瓦特量级)。


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时钟合成器? SSB噪声? 振荡器? 分频器?

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