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多输出可编程时钟简化嵌入式多处理器设计,提高性能并降低成本

IDT公司?? 2016年02月02日 ?? 收藏0
与仅仅几年前相比,当今的嵌入式产品已经变得更加复杂和更加先进。设计本身可包括一个FPGA以及一个单独的图形处理器(GPU),外加多个用于视频端接、USB、无线网络、以及高速有线以太网、工业Modbus或现场总线的连接端口。每个处理器以及相应的子系统都需要唯一的与其他时钟无关联的频率和类型,因此,它们需要自己的时钟信号。设计一个能产生这些彼此不同、具有所需精度性能的时钟系统,并将其分配到各自的负荷,是产品设计工程师所面临所有问题中的新挑战。

要提供这些时钟,一种直接和显而易见的方式似乎很简单,即可以根据需要采用多个时钟发生器IC,并将其放置在PC板上各个目标负载附近,或者采用一个由主时钟驱动的时钟树架构,如图1所示。这种做法至少从理论上可以解决多时钟的问题,因为每一个负载装置的需求可以通过量身定做的时钟信号来满足。而且,由于每个时钟源都靠近其负载,时钟之间以及时钟与信号之间的串扰都得到降低,从而最大限度地减轻了附加的时钟抖动和畸变问题。

图1:使用单一主时钟以及具有本地时钟发生器的时钟树是一种提供所需多个本地时钟的方式,但这种方式会影响成本(BOM,价格,占位面积)和性能,必须仔细研究。
图1:使用单一主时钟以及具有本地时钟发生器的时钟树是一种提供所需多个本地时钟的方式,但这种方式会影响成本(BOM,价格,占位面积)和性能,必须仔细研究。

为每个目标负载配备一个时钟IC的解决方案看似颇有吸引力,但也有许多不利因素,例如:

1.采用多个单独的时钟发生器IC直接导致BOM(物料清单)成本升高,以及管理和采购这些不同IC所产生的物流问题。

2.需要较大的PC电路板空间,而该问题几乎在每一个设计都很受限。

3.如果使用单独的、单路输出时钟发生器,而不是采用一个分布式时钟树,每一个时钟都需要自己的晶振,这将增大成本和电路板空间。

4.使用“时钟树”来产生最终的多个时钟会增加成本、占用空间、时钟抖动和误差积累。

5.采用多个IC会提高整体功耗。

6.若使用多个时钟发生器IC,每个新的设计都具有不同的电路板布局和时钟组件,使得难以在公司产品线不同产品之间重用系统设计。

在特定情况下每一个因素多么重要取决于具体设计、其优先事项、以及各种权衡。在多处理器系统中,针对每一个所需的独特时钟,如果决定采用一个时钟发生器加上一个晶振的方案会产生许多意想不到的后果。

替代方案的优势

幸运的是,还有另外一种方法可以在很大程度上克服多处理器设计中使用多个单独时钟发生器IC的弊端。一个多输出、可编程时钟发生器可以经由一个单一晶振来提供多路独立的输出,因而可以替代两个、四个、或更多个时钟。这些IC可具有多种输出选项、配置、以及频率范围,也可以面向多种应用。

在选择一个多路输出时钟发生器时,关键一点是要使其性能与各种时钟负载的需求相匹配。在许多设计中,各种不同的负载不仅具有不同的频率,当然也具有不同的电压、格式、上升/下降时间最大值、以及抖动指标。高端FPGA或SoC器件与用在同一设计中的低速通信链路相比,,其时钟将具有更严格的要求,但设计者却希望选择单一时钟发生器IC来满足所有不同的需求。

最新一代的可编程时钟发生器能够实现这些目标,尤其是可以满足一些较为困难的要求。例如,Xilinx公司的 Virtex-6和Virtex-7FPGA分别具有480 Mbps至6.6 Gbps,2.488 Gbps至11.18 Gbps数据速率的收发器,每个通道原始数据速率高达5.0 Gbps的PCI Express Base,以及一个支持10/100/1000 Mbps链路的以太网MAC模块,如图2所示。

图2: Xilinx公司提供的Virtex 6等FPGA具有高功能密度和极高带宽数据链路,具有成帧(framing)、增强型前向纠错(EFEC)的100GE MAC光学接口,以及采用两个Virtex-6 HX565T FPGA通过Interlaken总线实现的ASIC(或背板)接口。
图2: Xilinx公司提供的Virtex 6等FPGA具有高功能密度和极高带宽数据链路,具有成帧(framing)、增强型前向纠错(EFEC)的100GE MAC光学接口,以及采用两个Virtex-6 HX565T FPGA通过Interlaken总线实现的ASIC(或背板)接口。

为了满足设计师基于这些FPGA实现电路设计的需求,IDT公司推出了VersaClock6系列可编程时钟发生器,如图3所示。VersaClock6时钟发生器可提供2至8路可配置输出(可选择为LVDS或LVPECL)以及2个、3个、或4个一次性可编程(OTP)配置,取决于选择的具体器件。所有时钟发生器包括一个分数输出分频器架构以获得最高的灵活性,并能产生1至350MHz之间的任何频率。该系列产品的最显着特点是能够确保均方根(RMS)相位抖动指标大大低于500 fs(0.5ps),如图4所示。

图3:IDT公司的VersaClock 6系列时钟发生器具有2个至8个可配置LVDS或LVPECL输出,每个都可实现1 到350 MHz之间的用户可编程频率。
图3:IDT公司的VersaClock 6系列时钟发生器具有2个至8个可配置LVDS或LVPECL输出,每个都可实现1 到350 MHz之间的用户可编程频率。

图4

图4:采用156.25和312.5MHz参考时钟,测量得到的相位抖动分别略微高过400fs(0.4ps)和350 fs(0.35ps)均方根值,如这些位噪声曲线所示,超过了最新FPGA的要求。
图4:采用156.25和312.5MHz参考时钟,测量得到的相位抖动分别略微高过400fs(0.4ps)和350 fs(0.35ps)均方根值,如这些位噪声曲线所示,超过了最新FPGA的要求。

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