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三星/联发科/台积电/英特尔/美光等,都分别将在ISSCC上放出哪些大招?

2015年12月14日 ?? 收藏0
一年一度的“国际固态电路会议”(ISSCC)将在明年2月举行,几乎所有重要的芯片研发成果都将首度在此公开发布,让业界得以一窥即将面世的最新技术及其发展趋势。三星(Samsung)将在ISSCC 2016发表最新的10nm工艺技术,联发科(MediaTek)将展示采用三丛集(Tri-Cluster)架构搭载十核心的创新移动SoC。此外,指纹辨识、视觉处理器与3D芯片堆栈以及更高密度内存等技术也将在此展示最新开发成果。

三星将提供更多DRAM与闪存芯片细节,其中最重要的是一款采用10nm FinFET技术工艺的128Mbit嵌入式SRAM。根据ISSCC主办单位表示,该组件具有“迄今最小的SRAM位元单元,”高密度(HD)型芯片尺寸约0.040μm,而高电流(HD)芯片版本的尺寸约0.049μm。该设计支持“集成型辅助电路,可分别改善HD与HC位元单元的最小操作电压(Vmin)至130mV与80mV。

The Linley Group微处理器分析师David Kanter表示,“相较于三星0.064μm2的14nm SRAM,10nm芯片版缩小了0.63倍,当然不尽理想;但相较于0.049μm2的英特尔(Intel)14nm SRAM,三星的内存单元则缩小了0.82倍,这是三星未在20nm与14nm之间微缩金属规律的结果。”但Kanter预计英特尔的10nm SRAM尺寸应该会更小。

台积电(TSMC)在今年初就宣布了10nm工艺。据报导台积电正为苹果(Apple)下一代iPhone所用的处理器SoC加码工艺投入。三星与台积电目前都是Apple iPhone SoC的主要供应来源。

全球最大的芯片制造商——英特尔已经延迟推出10nm芯片的计划了,原因在于不断攀升的成本与复杂度导致实现这一目标所需的下一代光刻技术持续延迟。尽管可能由于10nm芯片的某些关键层必须使用三重图案而压缩了利润,但三星与台积电并没有什么选择,如果他们想赢得Apple的订单的话——这可能是业界最大的一笔交易。

除了三星的SRAM,台积电还将在ISSCC中透露16nm FinFET工艺的更多细节。英特尔则可能揭示在开发下一代芯片过程中日益增加的复杂度与成本等挑战。英特尔制造部门总经理William M. Holt表示:“由于我们不断面对微缩带来的挑战,人们越来越担心与质疑摩尔定律(Moore’s Law)在迈向未来时的生命力。”

为了推动摩尔定律持续进展,创新的3D异质集成机制以及新的内存技术将有足够的潜力优化内存层,从而克服处理器性能、功率与带宽等挑战。”

3D堆栈超越摩尔定律挑战

随着芯片制造的成本与复杂度不断攀升,业界厂商正积极探索3D堆栈技术,期望以其作为提高性能或降低功率的替代方法。

三星将揭露多达8个DRAM芯片的堆栈,可达到307Gbits/s的带宽,较ISSCC 2014发表的128Gbits/s堆栈倍增了带宽。三星并为该20nm芯片加入锁相环,从而简化芯片测试。为了降低热,该公司还采用“一种可衡芯片温度分布的自适应刷新方案。”

海力士(SK Hynix)将展示256Gbit/s带宽的DRAM堆栈,“可在堆栈的逻辑层……为内存核心处理指令译码与偏置产生”,而不像以往设计是在内存层进行。此外,它还在负载过重的3D互连上采用较小摆幅信号传输,以便降低功耗驱动互连。这种高密度的内存芯片将有助于实现高性能运算、加速器以及小型图形卡。

三星另一款256Gbit的闪存芯片支持每单元3位元储存,使用了48单元层的芯片堆栈。三星率先在闪存设计导入单芯片堆栈,展现无需更先进工艺技术即可实现更密集芯片的发展路线。

美光科技(Micron)的目标在于超越三星的技术,最新的768Gbit的闪存芯片可在179.2mm2的面积上支持64KB页缓冲,并藉由在数组下方放置周边电路实现最高密度NAND闪存。这种密集芯片将有助于推动固态硬盘(SSD)市场——据统计,这一市场预计将在2016年达到200亿美元的市场规模。

法国研究机构CEA-LETI则将揭露芯片堆栈技术,专为3D电路而打造的4×4×2异步网络芯片(NoC)采用了65nm工艺。该芯片瞄准先进的蜂巢式网络设备,并以约0.32pJ/b的3D I/O供电电流实现最低的能耗,以及最高达326Mbits/s的高数据率。

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本文摘自姐妹网站《电子工程专辑》台湾版;版权所有,谢绝转载


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