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小间距QFN封装PCB设计串扰抑制分析

2015年09月01日 ?? 收藏1
一、引言

随着电路设计高速高密的发展趋势,QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及 以上的高速应用更应该注意避免此类问题,为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析,为此类设计提供参考。

二、问题分析

在PCB设计中,QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装,需要在扇出区域注意微带线之间的距离以及并行走线的长度。图一是一个0.5 pitch QFN封装的尺寸标注图。

图一:0.5 pitch QFN封装尺寸标注图
图一:0.5 pitch QFN封装尺寸标注图

图二是一个使用0.5mm pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计:

图二:QFN封装PCB设计TOP层走线
图二:QFN封装PCB设计TOP层走线

差分线走线线宽/线距为:8/10,走线距离参考层7mil,板材为FR4。

图三:PCB差分走线间距与叠层
图三:PCB差分走线间距与叠层

从上述设计我们可以看出,在扇出区域差分对间间距和差分对内的线间距相当,会使差分 对间的串扰增大。

图四是上述设计的差分模式的近端串扰和远端串扰的仿真结果,图中D1~D6是差分端口。

图四:差分模式端口定义及串扰仿真结果
图四:差分模式端口定义及串扰仿真结果

从仿真结果可以看出,即使在并行走线较短的情况下,差分端口D1对D2的近端串扰在5GHz超过了-40dB,在10GHz达到了-32dB,远端串扰在 15GHz达到了-40dB。对于10Gbps及以上的应用而言,需要对此处的串扰进行优化,将串扰控制到-40dB以下。

下一页:优化方案分析


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QFN封装? PCB?

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