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高端时钟缓冲器用户不再需要面对抖动与电流的折衷

2015年08月17日 ?? 收藏0
几乎所有的电子系统都需要针对一个或多个处理器以及许多相关外围IC的多个时钟信号,以建立该系统的运行节奏。这些时钟信号通常由石英晶体产生,频率范围可以从几MHz到几百MHz。

虽然许多集成电路都需要这些时钟信号,但在大多数设计中采用多个晶体作为主时钟源并不现实,也不是所期望的方式。其原因是,使用多个独立的时钟源会带来这些时钟与靶标同步的问题,提高了系统成本,同时增大了对于电路板面积的要求。相反,设计者几乎总是选择使用一个单一的主时钟振荡器作为时钟源,再将时钟信号分配给整个系统中的各个组件。

但这种解决方案也不是没有挑战。首先,所有的时钟都不是完美的,每个时钟,即使是在一个精心设计的振荡电路中的一个精准晶体,也会围绕其标称频率产生一些相关的抖动和微小的时序变化,如图1a所示,这相当于在频域中的相位噪声,见图1b。

主时钟的固有缺点只是问题的开始。时钟振荡器通常不能支持所有必须的负载,也不能驱动连接信号源与负载之间的电路布线或电缆。

图1:有两种同样有效的方式来分析抖动:a)在时域中,采用一个完美的时钟(顶部)和具有抖动的时钟(底部),显示细微的时间差别(相移)。b)在频域中,采用同样完美的时钟(顶部)和具有抖动的时钟(底部),显现出围绕标称值的频率偏移。
图1:有两种同样有效的方式来分析抖动:a)在时域中,采用一个完美的时钟(顶部)和具有抖动的时钟(底部),显示细微的时间差别(相移)。b)在频域中,采用同样完美的时钟(顶部)和具有抖动的时钟(底部),显现出围绕标称值的频率偏移。

为了克服这一驱动能力的不足,需要一个专门的时钟缓冲器IC用于在树状拓扑架构下升压和“扇出”主时钟,如图2所示。缓冲器功能简单,并只完成一项工作:它以时钟源作为其输入,并且提供能够尽可能完美复制时钟输入的多个输出。

图2:根据所用的时钟树拓扑架构,在时钟源和最终时钟负载之间可以采用一个或多个时钟缓冲器。
图2:根据所用的时钟树拓扑架构,在时钟源和最终时钟负载之间可以采用一个或多个时钟缓冲器。

尽管这种功能往往不是很引人注目,也不可能得到太多的关注和重视,但它在系统整体性能、信号完整性、以及系统和电路的一致性、可靠性方面起着重要作用。目前市场上有可以驱动2个、4个、8个甚至更多负载的缓冲器IC,能够紧密配合设计的需要,无需额外的成本费用或电路板空间,如图3所示。

图3:类似IDT 5PB11xx的时钟缓冲器可提供扇出数4(指定于1:4缓冲器);简单的功能图无需显示内部的设计细节。
图3:类似IDT 5PB11xx的时钟缓冲器可提供扇出数4(指定于1:4缓冲器);简单的功能图无需显示内部的设计细节。

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时钟缓冲器? 抖动? 功耗?

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