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先进纳米IC设计面临新的寄生电路提取挑战

Carey Robertson?? Mentor Graphics公司?? 2015年07月01日 ?? 收藏0
晶圆代工工艺技术的更新换代使IC设计密度、性能和节能特性得以不断提高, 但也为设计人员带来了更多挑战。FinFET晶体管等创新的新工艺特性要求大幅度提高寄生参数提取精度,以通过仿真和分析来验证实体设计的性能。本文将会介绍新的寄生电路提取挑战,并探讨工具技术是如何不断发展以满足新要求的。

提出新工具要求的原因

在IC采用了特定实体布局后,IC设计人员需要提取它的详细电气性能,以便进行静态分析和仿真,确保IC能正常运行并满足关键的性能要求。特别是针对16nm及以下的工艺,精确获取FinFET器件中的寄生电阻和寄生电容,以及器件间的交互作用和与互连线相关的寄生电路至关重要。此外,不同的晶圆代工厂制作FinFET器件的方法存在差异。例如,有些晶圆代工厂在设计好的FinFET之间使用浮置器件,这样一来,捕获FinFET至浮置器件的耦合以及主要有源器件之间的耦合就非常重要。此外,FinFET中的寄生电阻也非常重要—随着鳍形通道和源漏区变窄,源漏电阻增大,器件性能会有所降低。

双重图案工艺使问题变得更加严重,因为制造期间任何掩模失准都会增加或缩短多重图案层上的特征图案间距, 从而影响寄生电容的可预测性。因此,设计人员需要执行多重图案角落(corner)的仿真来表征潜在的失准。在实践中,这通常会涉及到超过10 个考虑工艺、温度和双重图案(DP)角落。使用传统工具时,全芯片抽取的时间通常为8至10小时(通宵);而采用双重图案工艺时,为提取全部所需的角落,处理较大的全芯片设计,经常需要花费更长的时间。有时,为节省时间,设计人员不得不限制定时分析,只运行少量精选的角落,这就增加了漏掉关键角落组合的风险。

另一大挑战是先进工艺节点的大型设计所需金属填充不断增加,使寄生参数提取工具负荷剧增。提取工具必须读取和处理数千兆字节的数据,才能准确建模填充图案的密度和相邻导线寄生电容。快速处理这些数据并制作简化的填充模型,对维持工具产出及管理提取工具的内存使用而言非常重要。

处理节点到节点成指数式增加的器件数目和交互复杂性原本就很困难,而精度更高、模型更复杂、角落更多的要求使得挑战更加艰巨,需要针对先进工艺节点完成大量的提取计算任务。即便如此,设计团队还是希望周转时间与之前节点处理时间一样—确切来说,就是希望能够通宵完成全芯片提取工作,这样在第二天就可以继续做设计工作。

新的工具方法

面对这些新的挑战,EDA供应商不得不退而求其次,重新开始来创建全新的提取结构。Mentor Graphics公司希望可以提供具备以下功能的工具:

● 精度可媲美参考级提取工具(其缺陷是速度较慢)。

● 周转时间与基于规则(rule-based)的工具保持一致(其缺陷是精度较低)

● 提取详细的FinFET器件模型。

● 支持同步多角落提取。

● 将多重图案技术融入提取流程中。

● 采用极快并高效的提取算法。

● 提供兼顾全芯片签核和IP特征提取的协调一致的解决方案。

● 通过高级减缩技术提供快速的下游仿真。

● 支持大规模平行处理方法。

● 多个CPU内的SMP和网络配置具备高度可扩展性。

要达到上述所有要求,需要结合多个创新方法来实现期望的功能。首先,要获得最佳精度,就需要场求解器,其功能如名所示—以三个维度求解麦克斯韦偏微分方程。Mentor Graphics公司采用了一些既高效又高度平行化的创新型计算方法,使场求解器引擎的运行速度比传统参考级场求解器快好几个数量级。这将实现所需的阿托法拉级(AF)的精度,同时不会导致严重的性能损失。这是一项确定性技术(与Monte Carlo概率算法相比),能够以接近零的平均误差和低标准差来提供可重复的结果。

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本文来自《电子技术设计》2015年7月刊,版权所有,谢绝转载。


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