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演示ASIC IP性能与质量需要有FPGA中立的设计流程

Ali Osman Ors和Daniel Reader?? 2015年03月02日 ?? 收藏0

重定时序和流水线处理

Synplify综合的时间开销会更多的部分原因是,为提升性能,它在后台能提供强大的QOR能力。我们通常用Synplify的两个功能来是显示我们的FPGA平台获得最佳的性能,这两个功能是re-timing和pipelining.

Retiming是对时序元件(例如FLOPS)进行重分配,以更好地平衡逻辑电平和/或它们之间布线距离的过程。在这种方法中,它能够通过缩短可能会降低可实现性能的长路径、并延长会有未使用额外裕量的较短路径,从而改善总体时序。所有这些都没有任何RTL改变,并且从设计的主要输入输出来观测,设计的行为没有任何改变;时序原件的延迟总数维持在相同水平,并且功能操作没有改变。

Pipelining是一个相关过程,它把复杂功能(例如乘法)分解成若干阶段,以至于输入级能够在每个周期都接受新的输入,同时输出级和中间级持续处理之前的输入。通过这种分级,时钟速率和吞吐率能够在不对延迟产生任何重要影响的情况下得以增加。按照Synplify应用到乘法等计算上的综合功能,这意味着FLOPS布置在乘法操作之前和/或之后,能被识别和标记为流水线候选,因此能通过工具自动地转移到乘法器中。这与上面描述的retiming功能实现了类似种类的时序平衡,并能够得到更高的时钟速率和复杂RTL功能的优化效率。

当你考虑选用这些QoR功能来自动分析和改善给定设计时,你可以看到它们能够帮助工程师真正实现更快、更好的设计工作。同样,高级语言如Verilog和VHDL(废除集成电路设计的原理图捕获)的逻辑实现,已经基本依赖综合工具,综合工具的这种功能,至少根据我们的涉及到Synopsys的案例的情况,它们可以可靠的从复杂的时序元件和组合逻辑汪洋大海中寻找到最优的时序配置。这意味着,使用诸如Synplify等工具的工程师能够以一种自然、明晰的方式捕获他们的设计,然后依赖软件工具进行优化,否则就会搞乱和混淆他们的代码。

这些优化确实能够帮助我们改善测试平台可实现的时钟速率,并且在这个案例中,它们获得了进一步的帮助,Synplify极大地降低了我们的逻辑占位面积(如表1所示)。使用较少的逻辑(较少的FPGA资源)意味着相应较短的路径,这通常能使可实现的时钟速率变高并使时序收敛所花费的时间/努力变小。单看这几点,这种方法由于其能够使我们针对自己的演示平台实现最佳的映射和性能而成为最佳之选。我们能够针对多家供应商采用相同的综合操作来实现,从而直接锁定了生意。

系统环境

独立于供应商的综合只是等式的一部分。CogniVue IP追求的是在系统环境(或者SoC)中对最多样化的应用提供最佳的视觉处理性能。并且这意味着,我们需要有附加的IP(例如主处理器接口、DDR RAM控制器和互连等)来构建一个有用的演示平台。FPGA供应商在该领域也有很多IP可以提供,同时为了获得最优实现也必须用到他们的一些组件。例如,由于存在着诸如I/O速度和内部布线的物理接口考虑因素,高速DDR RAM控制器最好是从那些供应商已经匹配到其器件的IP中进行挑选。

在我们的案例中,我们选择使用了Synopsys的DesignWare IP——不仅是基于面积和时钟速率的考虑,还考虑到了接口效率以及灵活性等其他至关重要的条件。在选择IP时,将所有这些标准牢记于心非常重要。

图4:在ASIC和FPGA两种原型演示平台中,Synopsys AMBA DesignWare IP与CogniVue Vision IP子系统一起工作。
图4:在ASIC和FPGA两种原型演示平台中,Synopsys AMBA DesignWare IP与CogniVue Vision IP子系统一起工作。

如图4中的案例所示,现今最常见的一个SoC互连IP是ARM公司提供的AMBA AXI。FPGA供应商意识到此点,并通常为提供可能需要的所有AXI组件以拼接在一起成为IP阵列。但是为AMBA选择Synopsys DesignWare IP解决方案的决定,是基于我们以一种供应商独立、且不仅能应用到FPGA还能应用到可能最终实现的ASIC中的方式,来寻找业界领先的灵活性、效率、面积和速率。因为基于不仅限于功耗和面积的、而是更广泛的标准来选择IP,我们寻求的是超越我们自己的领域来演示可交互性,并为客户加大我们能提供的指导。

总而言之,无论你的IP产品质量有多好,如果围绕它、驱动它和支持它的逻辑未能理想地搭配,那么质量也会缺失。你能为构建一个最优的、高性能演示平台提供什么,就意味着将凸显其什么价值,并说服客户不断向你寻求更多。我们在视觉处理领域有着悠久的历史,并且我们一路走来所学到的知识形成了产品的坚实基础,其不仅是能在单位面积、单位功耗内提供一流的性能,而且能在本质上满足现今和将来对灵活性和可应用性的需求。同时拥有能使用任何供应商的FPGA且面向ASIC能自动提供IP核的综合工具和IP,以及能实现最佳的QoR和运行时间,是我们设计获得成功的重要因素。

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第1页:采用一个CogniVue APEX2-642内核的、支持视觉的SoC架构实例

第2页:IP需要在多家供应商的多种ASIC和FPGA原型演示平台上实现

第3页:重定时序和流水线处理

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