EDN China > 技术文章 > EDA工具与服务 > IP核 > 正文
? 2016博客大赛-不限主题,寻找电子导师,大奖升级??

演示ASIC IP性能与质量需要有FPGA中立的设计流程

Ali Osman Ors和Daniel Reader?? 2015年03月02日 ?? 收藏0

评估IP

虽然这些需求要求进行测试,但对于IP公司还有附加的动力来提供验证和评估平台——这些平台不仅能够显示出功能性和符合性,还能够在不同的等级上执行,以能够凸显其对潜在客户的真实价值。

作为这种动力的一个案例,如果为目前已知的有限且特定的应用创建能够很好执行的视觉IP并不那么困难,这是事实。而我们是要从头开始构建视觉有效性和灵活性的技术,重点是怎样才能确保IP能在多种应用中都以最高的水平执行。并且我们知道多说无用,如果没有真实世界“可观测(eyes-on)”的演示来证明IP的质量和性能,IP的质量及应用适应性可能并不那么显而易见。

对于那些希望对其合作伙伴或客户实现授权的无晶圆厂IP供应商,其挑战是演示在真实世界中运行的真实的IP应用。庆幸的是,FPGA平台与技术世界的其它部分携手实现了不断的飞跃发展,为这种演示活动提供了一种工具。换言之,FPGA能够提供必要的容量和性能来演示:如果IP在下一代定制ASIC中被选用,将会实现何种可能。尽管如此,我们似乎总是处在最前沿,推动着FPGA的容量和性能极限不断前进,并且总是期望达到更多。

FPGA供应商正变得非常擅长软件工具开发,但这些工具将IP的使用和个别FPGA公司紧密联系在一起。现今基于某家FPGA供应商平台上的演示,应该要准备好能够迁移到日后完全不同的FPGA供应商平台上,并能很好地工作。这能够通过内部团队或终端客户推动,并且可能是因为收到包括偏好/熟悉度、传统的基础设施(硬软件组件),以及有时能够提供更快、更少成本、更佳尺寸的新平台等各种因素的组合的推动。此外,公共的RTL代码库必须同时工作在最终的ASIC设计流程和FPGA “IP演示”设计流程中,如图3所示。

图3:IP需要在来自多家供应商的多种ASIC和FPGA原型演示平台上实现。
图3:IP需要在来自多家供应商的多种ASIC和FPGA原型演示平台上实现。

该工作模型的一个绝佳实例是,CogniVue为实现复杂的IP开发与演示,充分利用Synopsys Synplify工具以及相伴的Synopsys DesignWare IP。Synplify为我们用于交付IP的硅器件提供了卓越的映射能力和逻辑性能。对于初入行的FPGA开发人员来说,这有些违反直觉:确实,供应商应当知道如何最好地将逻辑功能映射到其产品之中。供应商工具正变得非常擅长于为基本开发人员提供他们可能需要的任何东西。在许多案例中,他们如果能够提供最优结果,并不会让我们感到吃惊;但实际上,在一片FPGA中实现一款RTL设计的最初阶段是包括时序和面积优化的逻辑综合。在我们的案例中,我们已经找到Synopsys来帮助解决硬件实现的基本综合问题,它独立于最终的技术映射(无论是FPGA还是ASIC芯片)。

结果证明

对我们来说,与他们在克服这个挑战中所采用方法的价值相关的证明可以在一个事实中找到,即我们常规地致力于代码库,它们总是在推展着可以提供的FPGA器件的极限,而这在仅使用FPGA供应商的工具时并不适合。在这些案例中,在综合之后甚至无需进行布局布线尝试。利用Synplify,通常凭借在目标FPGA器件中减少所需的综合后占位面积和相应的空间,使这些处在边界线的设计得以实现。表1揭示了在一项近期设计中获得的资源利用率数据,它将使用供应商提供的综合和布局布线工具进行的设计,与在相同设计上使用Synplify进行综合、并接着采用供应商工具进行布局布线所获得的资源利用率结果进行了对比。

表1:仅用供应商工具与同时利用Synplify和供应商工具的结果对比。
表1:仅用供应商工具与同时利用Synplify和供应商工具的结果对比。

表1中的一个关键指标是,基于供应商工具综合的设计的利用率为116.91%,不适合该平台上可提供的FPGA器件。这是我们的IP和我们需要持续将设计映射到FPGA上的一个真实案例。从系统和软件开发的角度来看,我们能够重新利用这些FPGA平台是至关重要。

我们也可以为设计创建一个FPGA变体来减少功能并实现契合,但这将与理想情况相距甚远,因为在FPGA中所验证的RTL设计与为集成到ASIC SoC项目中而交付的RTL设计两者之间存在差异。

许多老练的FPGA用户可能会评论说,即便在使用Synplify综合后,在利用率为94.92%的情况下也非常危险,因为在FPGA设计中即便是有较小改动(例如增加几个逻辑门),也可能对总体面积和可实现的时钟速率产生很大影响。然而,我们的经验显示出这个结果已经能够很可靠地予以实现了,并且实现的时钟速率处在我们期望值范围的上端。这当然是提升供应商实现工具质量的一项有力证明。

然后将它们放在一起,该工作模型的结果将为自己来代言。从Synplify到供应商布局布线的流程也工作良好,它不仅提供了更好的结果,还以更少的总运行时间实现了这些结果。由于FPGA供应商的工具在综合阶段有时比Synplify实现相同阶段要快,所以这个优势并不总是立竿见影。然而我们不断看到,在仅采用供应商工具进行综合之后的实现阶段,比用经Synplify优化的网表来完成实现所花的时间要长得多。

由于在仅有供应商工具的环境中上述案例不可能实现,因而该案例不具有代表性。相反,让我们来看另一个常见(大得多的)的案例,CogniVue用这个案例来演示其IP的能力和可扩展性,这个CogniVue IP相当于约2.6M个NAND2 ASIC门。采用Synplify流程来构建该配置及其相关的系统组件(处理器、存储器和互连等),花费了大约4小时20分钟;而仅用供应商工具来实现相同的架构,据我们观察需要大约5个小时45分钟。在时间上长了33%,而得到的结果优化较差。

分页导航

第1页:采用一个CogniVue APEX2-642内核的、支持视觉的SoC架构实例

第2页:IP需要在多家供应商的多种ASIC和FPGA原型演示平台上实现

第3页:重定时序和流水线处理

《电子技术设计》网站版权所有,谢绝转载


?? ?? ??


打开微信“扫一扫”,打开网页后点击屏幕右上角分享按钮

1.扫描左侧二维码
2.点击右上角的分享按钮
3.选择分享给朋友
?? ??

ASIC IP? FPGA? 图像处理? 时序?

相关文章

我来评论
美国的游客
美国的游客 ??? (您将以游客身份发表,请登录 | 注册)
?
有问题请反馈