EDN China > 技术文章 > 模拟设计 > 转换器 > 正文
? 2016博客大赛-不限主题,寻找电子导师,大奖升级??

(多图) 良好接地指导原则

Hank Zumbahlen?? ADI?? 2014年09月30日 ?? 收藏6

采样时钟考量

在高性能采样数据系统中,应使用低相位噪声晶体振荡器产生ADC(或DAC)采样时钟,因为采样时钟抖动会调制模拟输入/输出信号,并提高噪声和失真底。采样时钟发生器应与高噪声数字电路隔离开,同时接地并去耦至模拟接地层,与处理运算放大器和ADC一样。

采样时钟抖动对ADC信噪比(SNR)的影响可用以下公式4近似计算:

(4)

其中,f为模拟输入频率,SNR为完美无限分辨率ADC的SNR,此时唯一的噪声源来自rms采样时钟抖动tj。通过简单示例可知,如果tj = 50 ps (rms),f = 100 kHz,则SNR = 90 dB,相当于约15位的动态范围。

应注意,以上示例中的tj 实际上是外部时钟抖动和内部ADC时钟抖动( 称为孔径抖动)的方和根(rss)值。不过,在大多数高性能ADC中,内部孔径抖动与采样时钟上的抖动相比可以忽略。

由于信噪比(SNR)降低主要是由于外部时钟抖动导致的,因而必须采取措施,使采样时钟尽量无噪声,仅具有可能最低的相位抖动。这就要求必须使用晶体振荡器。有多家制造商提供小型晶体振荡器,可产生低抖动(小于5 ps rms)的CMOS兼容输出。

理想情况下,采样时钟晶体振荡器应参考分离接地系统中的模拟接地层。但是,系统限制可能导致这一点无法实现。许多情况下,采样时钟必须从数字接地层上产生的更高频率、多用途系统时钟获得,接着必须从数字接地层上的原点传递至模拟接地层上的ADC。两层之间的接地噪声直接添加到时钟信号,并产生过度抖动。抖动可造成信噪比降低,还会产生干扰谐波。

图7. 从数模接地层进行采样时钟分配。
图7. 从数模接地层进行采样时钟分配。

混合信号接地的困惑根源

大多数ADC、DAC和其他混合信号器件数据手册是针对单个PCB讨论接地,通常是制造商自己的评估板。将这些原理应用于多卡或多ADC/DAC系统时,就会让人感觉困惑茫然。通常建议将PCB接地层分为模拟层和数字层,并将转换器的AGND和DGND引脚连接在一起,并且在同一点连接模拟接地层和数字接地层,如图8所示。这样就基本在混合信号器件上产生了系统“星型”接地。所有高噪声数字电流通过数字电源流入数字接地层,再返回数字电源;与电路板敏感的模拟部分隔离开。系统星型接地结构出现在混合信号器件中模拟和数字接地层连接在一起的位置。

该方法一般用于具有单个PCB和单个ADC/DAC的简单系统,不适合多卡混合信号系统。在不同PCB(甚至在相同PCB上)上具有数个ADC或DAC的系统中,模拟和数字接地层在多个点连接,使得建立接地环路成为可能,而单点“星型”接地系统则不可能。鉴于以上原因,此接地方法不适用于多卡系统,上述方法应当用于具有低数字电流的混合信号IC。

图8. 混合信号IC接地:单个PCB(典型评估/测试板)。
图8. 混合信号IC接地:单个PCB(典型评估/测试板)。


?? ?? ??


打开微信“扫一扫”,打开网页后点击屏幕右上角分享按钮

1.扫描左侧二维码
2.点击右上角的分享按钮
3.选择分享给朋友
?? ??

接地? ADC? DSP?

相关文章

我来评论
美国的游客
美国的游客 ??? (您将以游客身份发表,请登录 | 注册)
?
有问题请反馈