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高速存储器的调试和评估——不要仅仅停留在一致性测试上

安捷伦?? 2014年06月24日 ?? 收藏0
引言:DDR4 等存储技术的发展带动存储器速度与功率效率空前提升,仅仅停留在一致性测试阶段,已经不能满足日益深入的调试和评估需求。

DDR 存储器的测试项目涵盖了电气特性和时序关系,由JEDEC明确定义,JEDEC 规范并不涉及具体的测量方法,但提供了存储设备、DRAM应遵守的一组测试参数规范,目的是保证计算机系统、服务器和移动设备等存储系统的一致性与互操作性。手动测试这些参数非常耗时,因此工程师通常采用DDR一致性自动测试软件,该软件由示波器厂商提供。随着存储器速度由 DDR3 提升为 DDR4,仅提供合格/不合格结果的自动一致性测试软件已经无法满足持续增加的调试和评估需求。用户需要专门针对调试和评估任务设计的 DDR 调试工具,以及更快速和更高效的调试环境。而安捷伦的示波器只是作为波形采集而用。

读写数据分离

JEDEC 规范根据读写周期定义测试参数,意味着用户必须分离读/写周期才能测量信号。JEDEC规范专为 DRAM 编写,因此其中大部分测试都属于写周期。调试工具首先要能够将读写操作可靠地分离。大多数测试算法使用选通(DQS)与数据(DQ)相位差来确定读/写周期。读操作数据与选通脉冲边沿对齐,写操作数据与选通脉冲中心对齐。随着速度的提升,相位差异法逐渐无法保证读写操作的判断准确性,在被测对象存在严重信号完整性问题时尤其如此。混淆读/写周期会导致测量是无效的,提供合格/不合格的判定也是无意义的。调试工具必须在执行标准的读写分离后,将读操作和写操作数据包的起始与结束显示出来,以便用户能够验证读/写周期是不是被正确地分离了。要实现快速高效的读写分离,工具必须能够通过导航查看波形中每个读数据包和写数据包,并报告有效数据包数目以及波形中的读和写数据包数目,帮助设计人员确定是否需要提高被测系统数据量,获得更多数据,进而完成调试和评估任务。当然,如果您拥有安捷伦的高端混合信号示波器MSOX90000A系列,可用其逻辑通道准确进行读写分离,这在另一篇文章中有详述。

图 1:DDR 调试工具报告波形上的读数据包和写数据包数目,而游标显示了数据包的起始与结束。借助导航功能,用户可以浏览已保存时钟、选通脉冲(DQS)和数据(DQ)波形上的每个数据包
图 1:DDR 调试工具报告波形上的读数据包和写数据包数目,而游标显示了数据包的起始与结束。借助导航功能,用户可以浏览已保存时钟、选通脉冲(DQS)和数据(DQ)波形上的每个数据包
(点击查看大图)

本文下一页:多数据包统计分析

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高速存储器? 一致性测试? DDR?

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