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Cadence成功助力缩减数字电视SoC面积

EDNC?? 2014年02月25日 ?? 收藏0
全球电子设计创新领先企业Cadence设计系统公司今天宣布,瑞昱半导体(Realtek Semiconductor Corp.) 成功运用Cadence Encounter RTL Compiler的physical aware RTL合成缩减数字电视SoC面积,并具体实现在高度整合的多媒体SoC – Imagination PowerVR SGX544MP2的40nm设计上。

RTLCompiler独特physical aware的全面映射技术实现资料路径最佳化,能够缩小Imagination设计的关键元件。瑞昱半导体驾驭先进合成技术,更妥善地结构和映射逻辑到更小的网表(netlist),并在量产运用EDI数字设计实现系统(Encounter Digital Implementation System)成功地收敛时序而获得佳绩。

瑞昱半导体发言人陈进兴副总表示:“由于切换至RTL Compiler让我们能够实现缩减GPU设计的占用面积,而达成更快速的流程。我们不断努力提高我们产品的价值, 同时在给定的表现范围内达到任何面积或功耗的缩减, 能够提供给我们的客户具竞争价格下更高效率的产品, 就是脱颖而出的重要关键。”

同时,瑞昱半导体在这个复杂的40nm GPU上首次采用Cadence的EDI数字设计实现系统,用于模块级(block-level)的收敛。通过运用EDI的层次化设计方法(hierarchical flow)实现速度更快的GPU,并提高了SoC设计投片(tapeout)的可预期性。

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