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(多图) 用于高速密集并行总线通信的零和信号方法(第2部分)

EDNChina编译?? 2013年10月14日 ?? 收藏0
仿真环境和关联的HPC系统假设

在这一节中,我们讨论用于评估比拼传统差分和单端机制的零和信号概念的详细模型。为了方便讨论,假设读者对并发开关噪声及其对传统HPC系统中的信号完整性的影响、还有差分与单端信号的基本原理有基本的理解。对并发开关噪声、基本建模和仿真原理的一般性讨论可参考[10]、[11]、[12]、[13]。

如前所述,零和信号概念背后的理论相对简单,不过实际使用中仍定义了有限的一些例子[14]、[15]。简单地说,这个概念建议使用编码后的字来实现发送电路中的电流抵消,从而通过抑制电流瞬态(di/dt)降低并发开关噪声。在理想条件下,根据基本的L*di/dt关系,电流抵消可以明显地减少并发开关噪声。但典型的HPC应用远非理想情况。反射、损耗、封装寄生、电源/地引脚比例以及电源/地引脚分布都是潜在的实际HPC系统属性,可能减弱零和信号实现的效果,具体取决于缓冲器电流实际是如何传播的。

图3显示了仿真的系统单元和仿真实体的一些描述。出于这些仿真的目的,包含仿真环境的模型和假设可同等地应用于处理器到处理器或处理器到存储器链路。任意设计目标是在每对处理节点之间提供32比特宽的链路。这条链路可以使用差分信号(需要64条线)、单端信号(需要32条线)或零和信号(要求34至40条线,取决于允许的差值水平,并取决于组合在一起形成单根零和总线的走线数量)提供。I/O缓冲器被组合成部件(“片”),如图3所示,每个片能够支持多达40个单端或20个差分缓冲器。这种分割方法得到了Altera Stratix IV FPGA芯片和封装架构的松散采纳,采纳的主要目的是用于PDN建模。下面将进一步讨论这种架构的含义。


图3:用于在处理器到处理器互连环境中评估零和信号概念的象征性系统概念。

这一节在仿真环境中通过理论研究来进一步理解在更加“实际”应用中的零和信号的概念和潜在限制。仿真环境的创建目的是比较单端(SE)、零和(ZS)和差分(DIFF)这三种信号链路架构的性能。后文将详细讨论针对这些架构的仿真环境,并介绍仿真结果和结论。

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? 第1页:仿真环境和关联的HPC系统假设? 第2页:链路架构
? 第3页:链路架构:发送缓冲器? 第4页:链路架构:片载无源电源分布
? 第5页:链路架构:印刷线路板? 第6页:链路架构:仿真激励和图案

延伸阅读

用于高速密集并行总线通信的零和信号方法(第1部分)

用于高速密集并行总线通信的零和信号方法(第3部分)

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