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高效DDR3内存控制器指南
为了更好地管理各类DDR3内存的特性，并提供一种简便的、带宽效率高的自动化方式来初始化和使用内存，我们需要一款高效DDR3内存控制器。内存控制器不仅能在上电后根据编程控制器参数自动初始化内存，还应该提供具有排队、优先级、仲裁和重新排序功能的高带宽接口以便在多个同步内存访问的情况下仍可实现对内存的高效松耦合访问。
一个典型的DDR3内存控制器子系统由以下几部分组成：
1.可满足各种内存访问请求的高带宽接口；
2.在内存初始化阶段用于控制器参数配置的寄存器访问端口；
3.由队列和内存命令处理引擎构成的核心控制器模块；
4.用于驱动输入内存操作到物理内存的物理接口；
5.依照DDR3协议将内存访问请求发送到内存的物理层；
6.用来维持内存接口适当电压等级的专用集成电路(ASIC)管脚校准逻辑。
以下各节将详细讲述上图中控制器的各个组件。
内存访问接口
为了响应外部系统访问内存的需求，DDR3内存控制器设有若干内存访问接口和控制器。为了有效地利用DDR3内存，内存访问接口应可支持高带宽和高频率操作，且多个内存访问接口的设置也可确保内存能够同时响应多个同步访问请求。除了进行读/写数据操作及使能该操作的内存位置地址，接口协议中还应包含访问请求实体和收到每个数据操作的回复机制等信息。此外，为了充分利用DDR3内存的突发式特性，接口协议也要求为突发式。在多个访问接口共存的情况下，接口协议中应设置优先级字段来显示每个数据操作的优先级。
寄存器访问接口
有了寄存器访问接口，程序员就可以在上电期间为特定的DDR3内存初始化配置控制器参数。由于该接口并不一定要在高频率下运行，因此可依照具体要求使用。此外，寄存器访问接口可选支持误码指示，能够在程序员尝试编程一个无效控制器寄存器时发出误码指示。
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