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兼具性能与灵活性的SoC FPGA

Michael Parker?? Altera Corp?? 2013年06月27日 ?? 收藏0

该团队考虑了以下场景

场景1:在单核心上的高度约束系统,它建立了一个可以实现的最小延迟基准(为了测量可实现的最高性能,场景1没有使用OS,测试采用裸机驱动器)。

场景2:与场景1类似,但测试实现采用了一个RTOS(μC/OS-II),做了一些迭代重复测量(1024次),目标是获得中断延迟的一个统计学模型。

场景3:与场景2类似,有多个后台任务运行在RTOS上,做中断延迟测量(这种后台任务是以一个无限循环向UART端口写入数据,另外,另一个后台任务则是以一个无限循环在外存储器中做memcpy,这样会产生需要长时间才能完成的AXI读/写)。

场景4:模拟一个较大的系统,此时不能将所有代码都装入到L1缓存中。(这种情况下,关键代码被置于L2缓存中。由于缓存似乎足够大,能装下全部后台处理代码,因此每次中断后,都触发对L1缓存的刷新。此时的目标是:对于一个缓存更新在系统性能中占重要角色的实际环境,当使用一个有实时操作系统的SoCFPGA时,测量可以获得的中断延迟)。

缓存(L1和L2)对中断延迟的影响最大(表2)。在场景4情况下,指令代码锁存在L2内,延迟就明显小于从外存运行的相同系统。L1使能情况下,延迟仍然较低。不过,场景3和场景4情况下的延迟会差得多,原因是后台任务会使ISR代码被另外的后台任务所替换。

中断响应延迟需要加到FOC的处理时间内(表3)。基本FOC算法被作为基准,包括三角函数、Clarke/Park变换、PID控制器,以及反向Park/Clarke变换。

由于ARMA9处理器的性能,基于软件的FOC控制器已表现出能够满足5μs的要求。不过,裕度几乎没有,中断响应时间通常是系统中最不确定的部分。虽然给出的结果是这些测试条件下最长的延迟,但偶尔也会出现更长的时间,原因来自于处理任务负载的统计学特性。但是,在中断以10kHz~20kHz(即50μs~100μs)速率发生的情况下,ARM Cortex-A9可以有极高的裕度来满足实时要求,而未及时服务中断的概率极低。由于将ARM中断与更高速的FOC换向要求隔离开来,因此在各种工作条件和处理负载下,都能确保实时性能。

SoC FPGA用于像电机控制这类实时应用,不仅有集成度的好处,而且能够根据需要调整性能。这种方案可用硬件实现高速率、确定性的功能(内部回路),而软件完成较低速率、更高动态和复杂的处理(外部回路),从而使系统设计者同时获得两方面的最佳性能。

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第1页:电机换向及面向现场的控制

第2页:要求、处理系统及FOC硬件

第3页:控制回路硬件、软件及ARM A9中断延迟

第4页:该团队考虑了以下场景


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