EDN China > 技术文章 > 模拟设计 > 时钟/PLL > 正文
? 2016博客大赛-不限主题,寻找电子导师,大奖升级??

(多图) 正确理解时钟器件的抖动性能

/?? 2013年06月24日 ?? 收藏3

锁相环噪声模型

图4是典型的锁相环输出噪声分布特性曲线。在锁相环环路带宽内,主要噪声成份是参考时钟噪声、分频器噪声、PFD和电荷泵噪声等;在环路带宽外,主要噪声源来自本地振荡器VCXO/VCO。


图4 典型锁相环输出噪声分布

根据锁相环输出的噪声分布特性,对于基于锁相环电路设计的高抖动性能时钟器件,必须正确评估各部分电路的噪声特性,合理设计锁相环环路带宽WBW,如设计电路使得环路带宽WBW在两噪声源相位噪声交叉点对应的频率附近,保证此时环路输出的相位噪声最小,图5在输入参考时钟REF有较大噪声条件下,环路带宽为~10Hz锁相环输出噪声性能,图6在参考时钟REF近端噪声比较干净,环路带宽设为100KHz附近时的输出噪声,两者在对应的应用条件下都可以得到较佳的时钟抖动性能。


图5 环路带宽为~10Hz锁相环输出噪声


图6 环路带宽为100KHz锁相环输出噪声

分页导航

? 第1页:时钟抖动和锁相环噪声模型? 第2页:均值抖动和相位噪声关系
? 第3页:锁相环噪声模型? 第4页:时钟驱动器
? 第5页:锁相环时钟器件? 第6页:抖动滤除器件(Jitter Cleaner)

《电子设计技术》网站版权所有,谢绝转载


?? ?? ??


打开微信“扫一扫”,打开网页后点击屏幕右上角分享按钮

1.扫描左侧二维码
2.点击右上角的分享按钮
3.选择分享给朋友
?? ??

时钟器件? 抖动?

相关文章

我来评论
美国的游客
美国的游客 ??? (您将以游客身份发表,请登录 | 注册)
?
有问题请反馈