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Cadence成功流片一款14纳米测试芯片

Cadence?? 2012年11月08日 ?? 收藏0
电子设计企业Cadence设计系统公司,今天宣布流片了一款14纳米测试芯片,使用IBM的FinFET工艺技术设计实现了一颗ARM Cortex-M0处理器。这次成功流片是三家技术领先企业紧密合作的结果,他们一起建立了一个产品体系,解决基于14纳米FinFET的设计流程中内在的从设计到生产的过程中出现的新挑战。

该14纳米产品体系与芯片是ARM、Cadence与IBM之间在14纳米及以上高级工艺节点上开发系统级芯片(SoC)多年努力的重要里程碑。使用FinFET技术以14纳米标准设计的SoC能够大幅降低功耗。

“这款芯片代表了高级节点工艺技术的重要里程碑,通过三家公司多名专家的密切合作实现,”Cadence硅实现部门高级副总裁Chi-Ping Hsu说,“FinFET设计为设计者们带来了巨大的优势,不过也需要高级晶圆厂的支持,还有IP与EDA技术,以应对诸多挑战。Cadence、IBM与ARM合作解决这些难点,并开发了一个产品体系,能够支持多样化产品设计的14纳米FinFET开发。”

该芯片是设计用于检验14纳米设计基础IP的建构模块。除了ARM处理器外,SRAM存储器模块和其他模块也包含其中,提供了基于FinFET的ARM Artisan?物理IP的基础IP开发所需的描述数据。

“每次进入更小的工艺节点都会出现新的挑战,需要SoC设计产业链上的行业领袖们深入合作,”ARM物理IP部门副总裁兼总经理 Dipesh Patel说,“在14纳米设计中,很多围绕FinFET的挑战,以及我们和Cadence与IBM的合作,主要都在于结局如何让14纳米FinFET设计更可靠而有经济可行性。”

ARM设计工程师采用一个ARM Cortex-M0处理器,使用基立于IBM 绝缘体上硅(SOI)技术的14纳米FinFET技术,它提供了最佳的性能/功率配置。采用全面的14纳米double patterning与FinFET支持技术,工程师可使用Cadence技术设计FinFET 3D晶体管芯片。

“此14纳米测试芯片的流片是我们用FinFET在SOI上利用其内置电解质隔离法获得的重大进展,”IBM半导体研发中心副总裁Gary Patton说,“实际上,Cadence与ARM已经在设计解决方案上进行合作,成功实现了这块基于IBM FinFET技术的测试芯片的流片。我们将继续合作,在14纳米及以上工艺全面应用的SOI FinFET设备中实现卓越的功耗、性能与多样性控制。”

为获得成功,工程师需要14纳米与FinFET规则检查的支持,以及改良的时序分析。芯片是使用Cadence Encounter Digital Implementation(EDI)系统以ARM 8-track 14纳米FinFET标准单元库实现的,该标准单元库采用Cadence Virtuoso工具进行设计。EDI系统提供了执行基于14纳米FinFET型DRC规则的设计所需的高级数字功能,并采用了全新GigaOpt优化技术,实现FinFET技术带来的功耗与性能优势。此外,该解决方案还使用完整的经过产品验证double patterning纠正实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供了14纳米时序与功率签收功能支持14纳米FinFET架构。

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测试芯片? 14纳米? 流片? ARM Cortex-M0?

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