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数字集成电路设计中的硬件加速验证技术

2012年01月30日 ?? 收藏0
l 引 言

随着芯片规模呈现指数式的上升,验证能力已经远远落后于设计能力,并且正在成为制造功能更复杂、规模更庞大的芯片的瓶颈。第三届虚拟插座接口联盟就得出"验证不仅是非常棘手,而且是非常、非常棘手"这样一个结论。

根据统计,数字系统设计的测试验证至少占据了70%的设计工作量,因此减少测试验证所花费的成本,提高测试验证的效率成为当前数字电路设计的关键;另一方面,电子器件的面市时间却要求以令人震惊的速度缩短,设计周期缩短的比其他任何细分市场都快。此外,日益流行的IP复用技术也使得传统的硬件描述语言(Hardware Description Language,HDL)仿真器难以胜任[1]。这些,都对现有的验证手段提出了严峻的挑战,同时也促使新型的验证思想和验证手段应运而生,硬件加速验证技术就是其中的典型代表。

硬件加速验证技术是指采用硬件仿真器对设计进行验证的方法和手段。硬件仿真器技术是基于处理器阵列或现场可编程门阵列(Field Programmable Gate Array,FPGA)这样的硬件平台,通过把待验证的设计映射到这些可配置、可编程的硬件上,然后对这样一个等效系统进行验证的方法。其主要特点有:

(1)方便用户在设计早期建立芯片的硬件模型;

(2)方便用户在设计早期调试芯片软件和设计;

(3)可以处理的设计规模从5万门到2 000万门;

(4)在某些情况下该硬件模型可以按实时速度运行;

(5)硬件仿真器的可配置特点决定他可以多次重复使用;

(6)可以很方便地使用内置逻辑分析仪对电路进行调试;

(7)存在丰富的可复用的标准总线模型,如PCI,Ethernet等[2] 。

2 硬件加速验证系统的结构和工作原理

硬件加速验证系统一般含有3个主要的部分:系统管理工具、仿真软件和硬件加速器所用硬件平台,即硬件加速板,其组成结构如图1所示。

硬件加速验证系统的结构

该系统管理软件负责协调软、硬件的工作分配以及完成对硬件加速板的操作控制;硬件加速板完成指定待加速模块的验证;仿真软件就是普通的HDL仿真器,如ModelSim,VCS,NC-Verilog等,产生硬件加速板所需的编译数据文件以及完成除在硬件加速板中加速仿真模块以外的各模块的仿真。

硬件加速板的典型结构如图2所示。

 硬件加速板的典型结构

硬件加速板一般至少含有2块FPGA芯片,分别供用户编程下载和系统控制用,即待加速模块被配置于硬件加速板中的主FPGA芯片中,而控制FPGA芯片控制对主FPGA芯片的动态编写。主FPGA芯片通过:PCI控制器与PCI接口相连,以实现和主机的数据通讯。硬件加速板通常还含有存储模块,如ROM,RAM,使得仿真时不再需要传统HDL仿真器所需要的仿真模型,大大提高了验证能力。为了使较大规模的电路也能在硬件加速板上实现仿真,一般的硬件加速板都含有子板的连接接口,子板可以是FPGA或是存储单元,也可以是ARM等微处理芯片,必要时可以通过添加子板的方式来增大仿真的门数或提高仿真的能力。

硬件加速验证系统的一般工作原理如图3第2~3行所示,而图3第1行所示实际就是传统的HDL仿真器的仿真步骤。

硬件加速验证系统的一般工作原理


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仿真器? ModelSim? FPGA?

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