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(多图) 基于FPGA的跳频通信系统设计

2012年01月04日 ?? 收藏0
近年来随着半导体工艺和计算机技术的发展,dsp(Digital Signal Processor)、FPGA(Field Programmable Gates Array)等现代信号处理芯片越来越成熟和普遍使用,以前只能理论研究的跳频技术有了实现的可能。

1 基于FPGA/dsp的跳频系统硬件架构

跳频通信系统的发射系统如图1。信源信息进入dsp进行信道编码;随后dsp根据编码结果使能FPGA控制DDS在中频段产生跳频信号;最后混频器把信号频率搬移到射频上,经过高频放大器放大后发射。

接收系统如图2。天线将接收到的信号经过高频放大器放大后,与第一本振混频,产生第一中频信号;DDS受dsp控制,作为第二本振,与接收到的跳频信号按相同规律跳频(但频率相差一个中频),至此得到了固定中频,完成解跳;随后,对信号进行中频采样,在数字域中利用正交NCO(NCO位于FPGA中,受dsp控制)实现数字解调;得到的结果在dsp中进行信道解码,恢复原始信息,送到信宿。

跳频通信系统的发射系统

可以看到本跳频系统中,FPGA是硬件逻辑的载体,完成基带信号采样后的混频、滤波等操作及对DDS、ADC等外部逻辑的控制;dsp控制FPGA内部逻辑以及DDS、ADC等逻辑单元完成跳频通信系统基带部分的发射与接收及其一系列计算任务;高精度时钟源为整个系统提供时间基准,经过dsp、FPGA、DDS等器件内部锁相环倍频,为各器件提供主时钟。

2 dsp与FPGA之间的数据通信设计

dsp与FPGA之间的接口如图3所示。

dsp与FPGA之间的接口

FPGA上的逻辑设计采用了OnChipBus+UserLogic的SOPC设计思想。其中OnChipBus采用Avalon总线。Avalon交换结构是Altera公司提出的一种在可编程片上系统中连接片上处理器和各种外设的互联机构,是一种同步总线,包含完善的总线仲裁逻辑,并针对自身产品进行逻辑优化,特别适合用在Altera FPGA上。但是,Avalon总线与C54x系列dsp的外部存储器异步接口时序不兼容,为此,设计了Bus Bridge模块,一边是dsp EMIF的Slave Interface,连接到dsp的EMIF,映射到dsp IO空间;另一边是Avalon总线的Master Interface,连接到Avalon总线,从而实现两种总线间数据的透明传输。

FPGA的内部逻辑采用了模块化的设计思想,每个Logic都包括AvalonSlaveInterface、RegisterFile和UserLogic三部分。其中, AvalonSlaveInterface是AvalonBus的从接口逻辑;RegisterFile是寄存器组逻辑,通过Avalone总线映射到dsp相应的IO地址空间;UserLogic用于实现用户逻辑,其功能完全由RegisterFile的内容决定。各个模块独立工作,模块之间的通信通过片上总线进行,增加了设计的灵活性,便于维护和扩展,并可以利用SOPC Builder工具完成系统的集成。


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跳频通信? FPGA? 载波?

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