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(多图) ModelSim和QuestaSim功能简介及仿真介绍

2011年12月27日 ?? 收藏1
ModelSim是工业界最优秀的语言仿真器,它提供最友好的调试环境,是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。它支持PC和UNIX、LINUX平台,是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真,编译仿真速度业界最快,编译的代码与平台无关,便于保护IP核,具有个性化的图形界面和用户接口,为用户加快调试提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准,以及IEEE VITAL 1076.4-95 标准,支持C语言功能调用, C的模型,基于SWIFT的SmartModel逻辑模型和硬件模型。

ModelSim支持RTL仿真,门级仿真,时序仿真:

ModelSim支持RTL仿真,门级仿真,时序仿真

主要特点:

*采用直接编译结构,编译仿真速度最快;

*单一内核无缝地进行VHDL和Verilog混合仿真;

*与机器和版本无关,便于数据移植和库维护;

*与机器无关的编译代码编于保护和利用IP;

*简单易用和丰富的图形用户界面,快速全面调试;

*Tcl/Tk用户可定制仿真器;

*完全支持VHDL/Verilog国际标准,完全支持Verilog 2001;

*支持众多的ASIC和FPGA厂家库;

*集成的Performance analyzer帮助分析性能瓶颈,加速仿真;

*灵活的执行模式,Debug模式可以进行高效的调试,效率模式大幅度提高仿真速度。

*加强的代码覆盖率功能Code coverage,能报告出statement 、branch、condition、

*expression、toggle、fsm等多种覆盖率情况,进一步提高了测试的完整性;

*同一波形窗口可以显示多组波形,并且能进行多种模式的波形比较(Wave Compare);

*先进的Signal Spy功能,可以方便地访问VHDL 或者 VHDL 和Verilog 混合设计中的下层模块的信号,便于设计调试;

*支持加密IP;

*集成的 C调试器,支持 用C 语言完成测试平台和模块;支持64位的OS;

ModelSim用户界面:

ModelSim用户界面

ModelSim设计流程:

ModelSim设计流程

ModelSim coverage验证:

ModelSim coverage验证

ModelSim Dataflow窗口:

ModelSim Dataflow窗口

QuestaSim是第一个基于标准的单核验证引擎,集成了一个HDL模拟器,一个约束求解器,一个判断引擎,功能覆盖,以及一个通用的用户界面。


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Verilog? FPGA? RTL仿真?

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