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(多图) 基于HyperLynx的高速PECL交流耦合时钟

长沙国防科技大学 张国栋 李楠 刘凯?? 2010年11月03日 ?? 收藏0

  引言

  随着电子技术的不断发展,数据的传输速度越来越快,高速时钟的应用日益广泛,如何保证时钟在高速跳变过程中的信号完整性、抖动、功耗等问题,已逐渐成为关注的问题。传统的时钟设计方法大多依靠经验和理论计算,但是随着时钟频率越来越高,时钟的电磁环境日趋复杂,时钟的传输线效应、过冲/欠冲、反射、振铃效应、趋肤效应都成为影响时钟设计的关键因素,只有使用现代科技手段,利用计算机的强大计算能力进行仿真才能够保证时钟电路设计成功。 HyperLynx是Mentor(GraphICS开发的一款板级信号完整性的仿真工具。它可以进行损耗传输线的精确仿真,支持IBIS模型和HSPICE模型,可以使用过孔模型,允许多种激励源,可以分析信号的眼图、抖动以及EMC(电磁兼容性)辐射,用户界面简单直观。

  在目前的高速时钟的电平标准中,PECL(正电压射极耦合逻辑)是应用较广泛的一种,绝大多数高速ADC(A/D转换器)、DAc(D/A转换器)器件都支持这一时钟电平。本文叙述。PECL的原理和常见端接方式,结合在ADc系统中的应用,使用HyperLynx工具对设计后的电路进行仿真以验证设计思想。

  l PECL工作原理

  PECL由EcL(射极耦合逻辑)标准发展而来,在PECL电路中省去了负电源,较EcL电路更便于使用。PECL信号的摆幅相对EcL要小,这使得该逻辑更适合于高速数据的串行或并行连接。

  一个标准的PECL输出极如图1所示。

PECL输出极

  差分对管的射极通过电流源连接到地,差分对管驱动一对射随器以提供正、负输出。输出射随器工作在正电源范围内,其电流始终存在,这样有利于提高开关速度。LVPECL(低电压。PECL)输出极的标准输出负载是接50 Ω电阻至 Vcc一2 V的电平,在这种负载条件下,由于射随器的基极一射极有0.7 V压降,故输出+与输出一的静态电平典型值为Vcc一1.3 V,0.7 V压降加在50 Ω终端电阻上的电流为14 mA,可知输出+与输出一电流为14 mA。PECL结构的输出阻抗典型值为4 Ω~5 Ω,表明它有很强的驱动能力。

  2时钟电路设计

  下面根据具体应用进行设计。首先从时钟的发送端(输出)和接收端(输入)各自的特性着手进行设计。

输出电气特性

  2.1时钟输出结构

  时钟输出端由时钟扇出芯片ICS853011的一对输出引脚担任。ICS853011是一款将任意差分时钟扇出为两路PEcL电平的时钟扇出芯片,其原理见图2。

时钟输出结构

  当其供电电压为3.3 V时,其输出电气特性如表l所示,输出高电平在2.295 V左右,输出低电平在1.52 V左右,输出峰峰值约为800 mV。

  2.2时钟输入结构

  ADS5463的时钟输入特性如图3所示。

时钟输出结构

  由图3可看出时钟的输入幅度和共模电压与ADC信噪比的关系,当输入时钟为300 MHz时,只有峰峰值大于O.5 V、小于3.5 V,共模电压大于1 V、小于3.5 V才有最佳的信噪比指标,LVPECL电平的共模电压为Vcc一1.3 V="3".3 V-1.3 V="2" V,典型峰峰值700 mV,刚好满足ADS5463对时钟的要求。ADS5463在时钟输入端由内部电阻将时钟输人共模电压偏置到2.4 V,这与发送端的共模电压不同,故采用交流耦合是最好的方式。时钟电路初步设计见图4。

时钟电路初步设计

  如图4所示,在ICS8530ll的每个输出端都并联了一个142 Ω的电阻到地,这个电阻的作用是:由于输出共模电压固定在Vcc一1.3 V="2" V,为了使输出电流维持在14 mA,故直流偏置电阻值选择2 V/14 mA="142" Ω,实际选取时可选择140~200 Ω。此时双端传输线特性阻抗为50 Ω。

  3电路仿真

  下面打开HyperLynx,将上述电路导入其中的LineSim工具下,该工具是HyperLynx的一个子工具,主要用来进行传输线的拓扑结构的仿真,可以对不同端接方式下的信号完整性进行分析。LineSim中的传输线模型构筑如图5所示。

LineSim中的传输线模型构筑


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HyperLynx? PECL? 交流耦合时钟? IBIS模型?

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