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(多图) 功率管理实现最优功率设计

Prasad Subramaniam?? eSilicon公司?? 2010年07月27日 ?? 收藏0

为了实现目前的功率管理目标,需要采取一种全面的功率管理方法,下至晶体管,上至全芯片技术,悉数包含在内。

  功耗优化是IC设计者目前面临的最大挑战之一。虽然功率优化对于由电池供电的设计一直都很关键,但系统性能随着每一代半导体新技术的出现而不断提高,并且人们日益强调“绿色”和“洁净”的技术应用,这一切已使功率优化甚至对于墙壁插座供电的设计也变得关键起来。有效的功率管理涉及到恰当技术的选择、优化的库和知识产权(IP)的使用,以及设计方法(图1)。它还意味着优化动态有功功率和静态泄漏功率。本文探讨了多种有效的功率管理方法。

有效的功率管理需要选择恰当的技术

图1,有效的功率管理需要选择恰当的技术、库和IP设计方案以及芯片设计方法。

  功耗在电子设备中正变得更加重要。由于人们日益强调降低产品能耗,因此系统设计者在管理功率预算方面必须更加小心。结果,管理者们大幅降低芯片功率预算,并且保持成本与性能目标。遗憾的是,向更精细技术的转移正在使问题变复杂。首先,泄漏功率会随着几何结构的精细而明显增加,并且正在成为总功率的一个主要部分。另外,更精细的几何结构未提供前几代技术享有的电压调整功能。结果,由电压调整带来的省电效果不

再突显。另外从设计角度看,新一代技术的芯片一般在特性和功能方面会显著增加。对所有这些因素的考虑使功率管理成为多数设计者面临的重大挑战。因此设计者需要一种聪明的方法来优化设计方案的功耗。

  MOS晶体管的基本工作

  为了解功率,让我们从经典的MOS晶体管漏极电流方程开始。虽然这些方程只对较老的技术准确,并且未考虑现代技术中的亚微米几何结构引入的各种影响,但它们使人们能了解晶体管的总体行为。

图2,某NMOS FET表明了施加在其端子的电压。

图2,某NMOS FET表明了施加在其端子的电压。

  在数字电路中,当晶体管处于接通状态时,它位于饱和区,此时漏极至源极电流IDS服从以下方程(图2):

  

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  其中TOX是栅极氧化物厚度,W是晶体管的沟道宽度,L是晶体管的沟道长度,VGS是晶体管的栅极与源极之间的电压,VTH是阈值电压,K取决于工艺技术。阈值电压服从以下方程:  ?

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  其中VSB是源极与基底之间的反向偏压,VFB是平带电压(它取决于工艺技术),γ和ΘS也是取决于工艺技术的参数。

  如果漏极至漏极电压等于电源电压,即栅极与源极之间的最大电压,那么你就能运用以下方程来计算接通电流:

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  然后可以把有功功率表示为:

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  泄漏功率

  MOS晶体管中的主要泄漏部分是结泄漏、栅极泄漏、栅极感应漏极泄漏、亚阈值导电。当漏极和基底之间或是源极和基底之间的PN结在晶体管处于关断状态下变成负偏压时,会出现结泄漏,此时由于存在反向偏压二极管而出现泄漏电流。当栅极氧化物中存在高电场时,会导致电子隧穿栅极进入基底,并导致栅极泄漏。随着晶体管几何结构的缩小,栅极氧化物厚度也缩小, 使它更容易出现隧穿。但是,栅极氧化物专用的高K电介质新材料已经设法控制了这种泄漏并使其最小化。

  当栅极至漏极重叠区中的高电场导致带至带隧穿,并导致栅极感应漏极泄漏电流时,就会出现栅极感应漏极泄漏。当晶体管处于关断状态时,会出现亚阈值导电;它并非真地处于关断状态,但由于微弱的反相而导电。亚阈值导电是导致泄漏电流的主要因素。你可把该电流表示为:

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功率管理? 泄露优化? 功率完整性?

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