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CPU接口芯片GT-48330在网管交换机中应用

项芳 石冰心?? 2010年01月08日 ?? 收藏0

?  当Buffer满时,如果GT-48330还没有完成对先前包的处理,又有新的包到来,此时将会产生G.Link口的拥塞。GT-48330可以设置Disable PacketBlocking(DPB)bit来防止拥塞,当设为0时,GT- 48330将通过发流控消息来防止G.Link口的拥塞;当设为1时,GT-48330将通过拒绝这些包来防止拥塞,此时所有的包将被忽略。

  (2)接收新地址消息的过程GT-48330中存在一个专用的新地址队列(NA_Q),共可以存储16个条目,对应的存储地址为 0x800~0x80F。当有新的地址到来时,GT-48330将发送一个中断给CPU,这样CPU就可以到0x800~0x80F中提取新的地址消息,同时将Interrput-cause0寄存器清零;如果GT-48330还有新的地址,将会把新的地址消息放入到0x800~0x80F中,并再次发出中断。

  对于新地址队列溢出的情况,GT-48330可以通过忽略或发流控消息来处理。这可以通过设置GT48330的Enable_registerbit来实现,而CPU可以通过监测NAQOF中断来获得。如果bit设置为1时,当NA_Q满时,GT-48330将忽略到来的新地址消息;如果为0时,当NA_Q满时则发流控信息,通知交换芯片,暂缓发送。

  (4)CPU要从交换芯片中读取消息的过程CPU发送消息给交换芯片,表示要获取数据(例如一些端口状态信息)。此时,交换芯片会发送 Block_write消息给CPU,在GT-48330中有一个专用的32B的Buffer用于存储此消息,对应的存储地址为:0x980~0x99F。当有block_write到来时,GT-48330将发送中断消息给CPU,CPU通过相关的中断位获取中断,然后来读取 block_write消息。

  2.2.2GT-48330的发送

  对于GT-48330来说他具有2种发送方式:自动DMA方式和CPU传输方式。对于自动DMA的方式,不需要CPU进行干涉,GT-48330可以自动完成发送。对于CPU传输方式,则需要CPU对发送的过程进行干涉。

  (1)自动DMA方式CPU首先写传输数据(TD)寄存器,同时设置位,GT-48330根据TD来向交换芯片发送Buffer请求消息,在 TD消息中包含了目的交换芯片号、端口号、CPU号及包的数量等消息。CPU写数据到GT-48330的32 b的包存储空间8LWW Buffer中,如果GT-48330接收到交换芯片可以开始传送包的消息(SOP),他将把包发送给相应的交换芯片;如果收到交换芯片的拒绝消息 (Buffer_rejecet),他将发送相应的中断给CPU,告诉发数据被拒绝。

  (2)CPU传输方式CPU先直接通过GNT- A/B Buffer来发送Buffer请求消息,CPU等待接收到SOP消息,此消息将被GT-48330存储在OGRBuffer中,然后再传给CPU。一旦 CPU收到SOP消息,就通过GT-48330的GNT-A/B通道来发送数据包,同时CPU还通过GNT-A/B来发送数据包传送结束(EOP)消息给交换芯片。

  3电路设计

  GT-48330的G.Link口的电路设计说明:数据发送和接收线 GTXD[15∶0]/GRXD[15∶0]与交换芯片的G.Link口的接收和发送线相连;GTXCMD/GRXCMD发送和接收与交换芯片的接收和发送命令线相连;GTXOCLK发送数据的参考时钟,通过22Ω的匹配电阻接到交换芯片的G.Link口的接收时钟;GRXCLK接收数据的参考时钟,由时钟模块来提供;GTXCLK接收数据的参考时钟,由时钟模块来提供;GTXCLK作为GT-48330的G.Link口的系统时钟,同样由时钟模块来提供。GTXCLK和GRXCLK的时钟频率为83.33 MHz。电路逻辑图如图2所示。

电路逻辑图

  GT-48330的CPU接口的电路设计说明:此设计使用的CPU是Motorola公司的Coldfire 5206E。由于在16 b接口时,MCF5205E的数据线数据是交换的,即D[31∶24]表示BYTE0;D[23∶16]表示BYTE1。同时在设计中将GT-48330 的Endian管脚下拉,这样GT-48330将工作在Little Endian模式下,其数据是不进行交换的,因此在外部需要将数据线进行交换,即将GT-48330的AD[15:18]与CPU的D[23:16]相接,将GT-48330的 AD[7:0]与CPU的D[31:24]相连接;GT-48330的地址线Add[11:0]与CPU的地址线A[11∶0]直接相接;片选信号CS与 MCF5206E的CS1管脚相接;GT-48330的读/写信号RD和WR相连接后,再与MCF5206E的R/W信号相接。当R/W为高电平时,GT-48330的读信号RD有效;当R/W为低电平时,GT-48330的写信号WR有效;地址锁存信号ALE与MCF5206E的TS信号相接,低电平有效;中断管脚INT与MCF5206E的中断管脚IRQ4相接,提供中断信号,低电平有效;GT-48330的DTACK与MCF5206E的 TA相接,低电平有效,表示数据传输结束;RST信号直接与复位模块的DSP1832(或MAX811)的输出信号相连接,用于对GT-48330GT- 48330的复位,低电平有效;CLK时钟则由时钟模块提供,其频率为54MHz。复位时GT-48330将对某些管脚进行抽样,以决定系统的工作状态。在配置中拉高通过4.7 kΩ的电阻接3.3 V来实现,拉低通过4.7kΩ的电阻接地来实现。


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GT-48330? 交换机? CPU?

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