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65nm超大规模集成电路时序收敛解决方案

IBM中国芯片研发中心 贾琳 李侠 李恭琼 戴红卫 杨磊?? 2009年08月13日 ?? 收藏0

  1. 前言

  随着深亚微米工艺的发展,ASIC设计已经转向65纳米以及45纳米工艺, 在这些工艺节点上,设计的时序将会遇到更多的问题和挑战。首先,半导体工艺参数和工作环境等参数的变化更加敏感。其次,与旧的设计工艺相比,器件的工作电压降低,IR drop对设计性能的影响更加明显。再次,对高速电路设计,信号串扰更加明显,需要更加精确的分析方法。最后,在65纳米工艺节点上,还增加了新的时序检查要求即ASST(At Speed Structural Test)。这些都对设计的时序收敛和EDA工具提高要求,时序分析工具能够将相关变化对时序的影响考虑到时序分析的过程中。

  为此传统的静态时序方法引入了multi-corner时序分析,on-chip variation调整系数, path based CPPR 和估计的全局IR drop等方法来减少工艺参数变化对时序分析带来影响。然而这些方法的引入,增加了传统的时序收敛的复杂度,并且由于采用最悲观的门级模型和互连模型来估算电路性能,导致时序估算相对保守和不精确。甚至在某些情况下,由于没有引入工艺参数和金属层互连的变化,使得满足signoff要求的设计最终流片失败。对高性能的设计,IR drop也不能采用全局估计值,否则时序分析的结果会相对悲观。这种不够可靠的设计方法导致设计结果无法快速最优化,最终导致设计周期增加。

  在65纳米工艺节点上,为了保证时序设计能快速和精确的收敛,必须提高时序分析的基本输入的要求,并且采用更加精确的时序分析方法。另一方面,在单个芯片上将集成大量的器件,百万门级或千万门级规模的电路设计也不鲜见。现有的EDA工具和计算资源不能很好的适应这种设计规模的增长。为此IBM在65纳米工艺节点上建立了新的设计方法并采用新技术来解决相应的问题。

  本文将首先介绍IBM设计方法学,然后详细介绍IBM的时序收敛方案,包括IBM时序分析工具、时序分析方法、Voltage aware STA,以及HATs方法。

  2.IBM设计方法学

  IBM设计方法学称为RTx设计方法学,一个典型的芯片设计主要划分为4个阶段:

  1.Release To analysis

  RTA阶段,了解逻辑设计对后端设计的影响,建立时序约束。

  2.Release To Floorplan

  RTF阶段,建立初始的布局布线设计,确保无congestion问题,并在理想时钟和估计线延时下实现时序收敛。

  3.Release To Preliminary

  RTP阶段,进行完全的布局布线设计,在真实时钟和线延时下实现时序收敛。

  4.Release To Layout

  RTF阶段,完成最终设计,检查并交付制造。

图1 IBM RTx设计流程
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图1 IBM RTx设计流程

  RTx设计流程如图1所示,时序设计在各个阶段的主要工作是:

RTA:分析设计的结构,并确定时序约束,时间预算,HSS接口和关键的时序路径。
RTF:进行初步的布局布线,检查设计congestion,并且分析理想时钟,采用估计的线延时进行时序分析。
RTP:对整个设计进行完整的布局布线,分析真实时钟和连线条件下的时序。
RTL:时序检查,完成最终的设计。

  在RTx设计流程的每个阶段都要求有相应的时序检查,以确保整个设计流程中的时序结果的一致性,减少设计时序收敛的风险。详细的RTx timing Sign-off流程,如下

  a)RTf,Floor planning Sign-off Module (SOM) Timing Requirements

i.Slow chip zero wire-load timing (entry)
ii.Slow chip zero wire-load timing (exit)

  b)RTp,Release to Preliminary SOM Timing Requirements

i.Slow chip zero wire-load timing (entry)
ii.Slow chip ChipBench timing with clock overrides (entry)
iii.Statistical Clock Skew Analysis (entry/exit)
iv.Fast Chip PASTA Timing Run with ETC (exit)
??? 1.Slacks need to be improved but not necessary > 0
v.Slow Chip PASTA Timing Run with ETC (exit)
??? 1.Slacks need to be improved but not necessary > 0


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65nm? 集成电路? 时序收敛? Signoff?

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