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(多图) 基于混合SET/MOSFET的比较器

空军工程大学 冯朝文 蔡理?? 2009年04月17日 ?? 收藏0

  结合以上分析,利用SET/MOSFET 的混合结构设计出一位比较器的电路,如图4 所示。

一位比较器电路图

图4 一位比较器电路图

  由图4 可以看出,一位比较器由五个双栅SET,三个耗尽型NMOSFET,三个恒流源构成。结构简单,实现容易,更重要的是它的管子数大大减少,有利于进一步提高集成度,较好的适应了集成电路的发展要求,同时MOSFET 晶体管的高速、高驱动性为下一级电路的提供了可靠的工作环境。

  4 仿真分析

  Mahapatra, Ionescu, Banerjee 等人2004 年提出SET 的MIB 数学模型[5]。该模型可以精确地描述SET 低温低功耗下的I-V 特性。适当选取SET/MOSFET 的各物理参数使用该模型对该一位比较器进行仿真,得到图5 的参数仿真分析结果,各参数选取如表1 所示。

参数仿真分析结果

各参数选取

  图5 中X 和Y 为输入信号,Z 为输出信号。当输入X 为高电平信号,Y 为低电平信号,输出Z 实现的是X>Y 功能,如图5 所示。同理可得,当输入X 为低电平信号,Y 为高电平信号,输出Z 实现的是X<Y 功能;当输入X 为高(或低)电平信号,Y 为高(或低)电平信号,输出Z 实现的是X=Y 功能。首先,从仿真结果可见,波形较好地反映了一位比较器的功能,验证了利用混合双栅极SET/MOSFET 实现‘同或’功能的正确性。其次,比较器的输入高低电平分为110mV 和0V,而输出高低电平逼近于1V 和0V,从数据分析结果可见,低输入高输出电压可较好地驱动负载电路。最后,由MIB 的仿真模型,可以算出通过偏置电压VDD 的漏电流为6.3E-9A ,从而得出该比较器的静态总功耗为6.3nW。所以用SET/MOSFET 构成的电路具有极低的功耗,量级为nW 级,它比CMOS 电路低4-5 个量级。

  5 结论

  本文作者创新点:基于数字电路的逻辑设计思想,利用SET/MOSFET 混合结构的传输特性,设计构造了一位数值比较器结构。通过仿真分析和验证,该比较器的优点有:结构简单;传输特性好;驱动负载工作能力强,通过适当选取混合SET/MOSFET 的各个物理参数,尤其是SET 的物理参数,可以达到低输入电压和高输出电压;同时利用混合双栅极SET/MOSFET 实现‘同或’功能大大减少了管子的数目,更进一步提高了集成度,降低了功耗,更有利于大规模集成电路的实现。

  参考文献:

  [1] Andrew R. Brown, Asen Asenov, and Jeremy R. Watling, “Intrinsic Fluctuations in Sub 10-nm Double-Gate MOSFETs Introduced by Discreteness of Charge and Matter”, IEEE Transactions on Nanotechnology, Vol. 1, No. 4, DEC 2002.pp:195~200.

  [2] Likharev KK. “Single-electron devices and their applications”. Proceedings of the IEEE 1998;87(4), pp: 602~ 632.

  [3] A. M. Ionescu et al., “Few electron devices: Toward hybrid CMOS-SET integrated circuits,” in Proc. DAC, 2002, pp: 323~326.

  [4] 石乔林,李天阳,田海燕.深亚微米集成电路静态功耗的优化[J].微计算机信息,2005,No.35, pp:138-141.

  [5] S. Mahapatra, A. M. Ionescu, and K. Banerjee, “Analytical Modeling of Single Electron Transistor for Hybrid CMOS-SET Analog IC Design” IEEE Transactions on Electron Device, Vol.51, No. 11, Nov. 2004, pp: 1772~1782.

  [6] 孙铁署,蔡理,陈学军. 一种单电子晶体管的SPICE宏模型[J],空军工程大学学报(自然科学版),2003,4(6),65~67.

  [7] Kim D H, Sung S-K, Kim K R et al. “Single-electron transistors based on gate-induced Si island for single-electron logic application” [J]. IEEE Transactions on Nanotechnology, 2002, 1(4):170~175.

  [8] H. Inokawa, A. Fujiwara, and Y. Takahashi, “A Multiple-Valued Logic and Memory with Combined Single-Electron and Metal-Oxide-Semiconductor Transistors” IEEE Trans. Electron Devices, 2003, Vol. 50, No. 2, pp: 462~470.

  [9] K. Degawa, T. Aoki, T. Higuchi, H. Inokawa, and Y.Takahashi, “A Single-Electron-Transistor Logic Gate Family and Its Application Part I: Basic Components for Binary, Multip le-Valued and Mixed-Mode Logic” Proc. 34th IEEE Int. Symp. on Multiple-Valued Logic, 2004.


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