EDN China > 技术文章 > EDA工具与服务 > 正文
?

3D集成缺乏设计和测试支持

Alexander E. Braun?? 2009年02月04日 ?? 收藏0

  近日在加州Burlingame举行的”半导体集成和封装3D架构会议”(3D Architectures for Semiconductor Integration and Packaging conference)上,来自北卡微电子咨询公司(MCNC,Cary)的咨询师Philip Garrou重点介绍了该技术的起源和面临的挑战,并指出,在1980到2000年间微缩化的趋势已经开始转向3D架构。

芯片上常规的互连层次

  ?“我们已经看到了封装微缩化的趋势,封装形式出现了多种变化,从DIP到BGA及其他种类,”他说。“随着封装尺寸逐渐接近芯片尺寸,很明显如果不能继续在平面上微缩,那么就只能在垂直方向上进行。大家已经开始减薄芯片,并将其堆叠——也就是3D封装。最终,我们会得到3D集成概念。”

  由于3D电路集成可以缓解互连延迟和密度问题,并降低芯片面积,因此穿透硅通孔(TSV)已经成为一种必然的选择。2007年,半导体工业协会(SIA)已经发出警告,在未来10年左右的时间,晶体管尺寸的缩减将会受限于基本物理定律,因此摩尔定律将要触及“红色砖墙”。尽管目前业界还在探索像碳纳米管、量子自旋和分子开关等全新的器件结构,但都无法及时实现量产。而3D IC集成却可以在10年内保持技术的向前发展。

  ?“从电学角度来说,低k集成已经无可挽回地失败了,”Garrou这样评价。 “此外,如果我们缩减芯片上铜互连的尺寸,电阻值将会增大。在65 nm节点,由于电子的表面散射效应,互连的截面太小已经引发了电阻和电容问题。连线的横截面积已经低于电子在铜体材中的平均自由程,并且用于阻止铜迁移的阻挡层厚度已经成为半导体截面上很大的一部分。”如果这些还不够的话,我们还可以看到,处理器的时钟速度趋于饱和、存储器的带宽无法增长,这都需要增加缓存容量。

  3D集成的圣杯是异质集成,其目的是可以将不同工艺技术和功能的芯片键合在一起成为一个器件,简单来说,就是通过将功能模块叠层并采用TSV,占用更少空间并获得更高的效率。然而在众多案例中,一个重大问题是测试。“如果将功能模块叠层时,将一颗好的芯片和一颗坏的芯片叠放在一起则会产生灾难性的后果,”Garrou说。“这同多芯片模块中已知良好芯片问题是一样的,只是现在要求叠层的两片晶圆都具有非常高的成品率。”

3D集成的圣杯

  这种情况可以适用于存储器,但对其他那些最初成品率较低、随后逐渐提升的功能模块来说就会有问题。对于晶圆到晶圆3D应用来说,存在成品率问题,并且芯片尺寸必须一致,以存储器为例,需要完全相同的芯片堆叠在一起。“又无法将芯片按速度进行分类,较快的芯片可能与较慢的芯片叠层,虽然丧失了把坏芯片挑出去可获得的利润,但可以得到较高的吞吐率。”Garrou介绍说。

  只需要进行一次对准,晶圆上所有的芯片都可以同时完成对准。而测试又一次成为一个难题。由于存储器芯片可以先进行测试,因此堆叠时可选择已知良芯片,但此后几年,不同的功能模块将被分离并堆叠,由于这些模块并不是完整的电路,因此如何完成测试还没有一个清晰的方案。这一局面会阻碍全芯片划分的进展。

  对于TSV是在前道工艺(FEOL)还是后道工艺(BEOL)中完成还有不同的意见。根据Garrou的看法,最后制作TSV并不可取,其原因是先进的BEOL层是由不同的介电材料和金属层组成的复杂结构,还包括CMP工艺需要的辅助金属图案。“刻蚀这些多层结构比较困难并且与后道的工艺方案联系紧密,而TSV穿过BEOL层会阻挡布线的通道,提高布线的复杂性,可能还需要额外的金属层,”他解释说。“先制作TSV实际上是深槽电容技术,这种技术早已在像嵌入式存储器的制造中广泛使用。”


上一页12下一页
?? ?? ??


打开微信“扫一扫”,打开网页后点击屏幕右上角分享按钮

1.扫描左侧二维码
2.点击右上角的分享按钮
3.选择分享给朋友
?? ??

3D集成? 测试? 封装?

相关文章

我来评论
美国的游客
美国的游客 ??? (您将以游客身份发表,请登录 | 注册)
?
有问题请反馈