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(多图) 无线传感器网络SOC芯片的低功耗设计

苏志雄 郭慧晶 吴一亮 周剑扬?? 2009年01月15日 ?? 收藏0

  1. 引言

  无线传感器网络(WSNs)集成了传感器技术,嵌入式计算技术,无线网络通信技术,分布式信息处理技术以及微机电技术,是当前的一个研究热点。无线传感器网络可以在广泛的应用领域内实现复杂的监测和追踪任务,是一种随机分布的集成传感器,数据处理单元和通信的微小节点,通过自组织的方式构成的无线网络。无线传感器网络节点一般包括传感单元,嵌入式处理单元,无线通信单元以及电源自供电系统,定位系统等。作为一种特殊的Ad hoc,它除了动态拓扑,自组织,多跳路由,带宽受限等,还具有其一个极为显著的特征:对于能量的限制。所以,网络节点具有低功耗,低成本和小体积的特点。

  随着IC制造工艺的迅速发展,片上系统(SOC)得到广泛的应用。SOC把系统的处理机制、模型算法、芯片结构、各层次电路及器件的设计紧密结合,在一块芯片上完成了整个系统。它相对于传统的多IC组成的电子系统有以下几个优势:低功耗、高可靠性(减少芯片对外管脚数,减少外围驱动接口单元与电路板间的信号传递,内嵌的线路可以避免系统干扰)、高集成度。
本文提出了一种无线传感器网络节点的SOC解决方案,分析了无线传感网络节点的体系结构,并从系统级,结构级,RTL级及物理设计几个方面阐述了无线传感网络节点芯片的低功耗设计。

  2. SOC片上系统及VLSI低功耗实现

  随着IC制造工艺的迅速发展,片上系统(SOC)得到广泛的应用。SOC把系统的处理机制、模型算法、芯片结构、各层次电路及器件的设计紧密结合,在一片完成了整个复杂的系统。它相对于传统的多IC组成的电子系统有以下几个优势:低功耗、可靠性(减少芯片对外管脚数,减少外围驱动接口单元与电路板间的信号传递,内嵌的线路可以避免系统干扰)、高集成度、较少开发成本、较短的开发周期。

  VLSI低功耗设计及优化是一个非常复杂的问题,一般从下面几个阶段来考虑:

  1. 系统设计阶段。在这个阶段要从软硬件协调设计综合来考虑。在实现应用功能的基础上,来选择哪些功能由硬件来实现,哪些功耗大的操作由软件来执行。同时,在系统设计,还要考虑硬件本身的电源模式:设计睡眠模式及唤醒操作。同时采用功耗管理策略,及变电压技术。

  2.结构层次。采用总线编码技术,主要是通过降低翻转活动来降低功耗。采用并行结构,用面积换性能的同时,可以把工作频率降低下来,以降低功耗。采用流水线结构,这个方法其实为重定时(retiming)的特例,通过缩短关键路径,减少路径上充放电容的数值,来减少功耗。其它的Retiming(重定时),Unfolding(展开)也可以在算法层次上降低功耗。

  3. RTL级。主要通过采用低功耗的综合流程来降低功耗。在这个阶段会加入门控时钟从而降低动态翻转率。

  4. 物理设计。采用多电源多阈值电压单元库,及低功耗
物理设计流程及EDA软件。设计多电源域,优化动态功耗来降低功耗。在时钟树综合时,在平衡skew的同时,尽量在翻转率较低的节点插入驱动。

  3. 系统层次上的低功耗设计

  从软硬件协调工作的角度来考虑,设计出来无线传感器网络节点结构如图 1所示。整个系统通过核心单元RISC CPU核来协调各子模块的通信及工作。TRF6903芯片为低功耗低电压的多频带射频RF收发芯片,它支持315/433/868/915 Mhz可选频段,支持跳频协议,内部完成FSK/OOK调制,速度可达64kbps。TRF6903低功耗的特点使其适合于电池供电,这与网络节点的低功耗要求是一致的。

  基带处理单元模块,用来实现基于IEEE 802.15.4协议的物理层及部分数据链路层的功能;数据链路层以上层协议可以采用软件实现可以节省功耗。这是因为复杂的网络层,传输层,应用层如果用硬件实现,虽然在速度上会有所提高,但是硬件复杂度也随之提高,这样必然带来功耗的提高。

无线传感器网络节点SOC设计框图

图 1无线传感器网络节点SOC设计框图

  在系统层次上,RISC CPU核设计了空闲模式及停止模式,来节省功耗。RISC CPU核进入空闲模式或停止模式时,CPU内部时钟停止运行,同时内部寄存器保持数据。

  4. 结构层次上的低功耗设计

  通过仔细分析整个SOC芯片的功耗来源,可知RISC CPU核,RAM,Flash及基带处理模块占去了绝大部分。下面从结构层次进行低功耗设计。

  4.1 RISC CPU核的低功耗设计

  微处理器的功耗降低可以通过降低频率,及降低工作电压的方法来解决。在网络节点SOC结构层次上的设计中,除了采用慢速时钟,及低电压供电的方法,还同时针对数据路径进行优化,主要目的是为了减少电路中不必要的翻转。指令译码数据路径的优化:一般情况下,CPU中所有的执行单元直接接在指令译码单元后面。一旦有新的译码数据输入,与其相连的所有执行单元电路也去进行翻转,造成不必要的功耗浪费。所以,在不影响时序功能的情况,设计分离的内部总线,将不执行的单元输入数据及控制信号锁存,其输入信号保持不变,动态功耗可以减少。芯片内部集成了RAM及Flash ROM。为了降低这两者的功耗,避免不必要的翻转,内部总线与RAM,Flash 的接口单元设计锁存器,这样的话,只有CPU访问相应的地址时,RAM及Flash内部才进行翻转。


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无线传感器? SOC? 低功耗?

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