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手机数字基带处理芯片中的静态时序分析

重庆邮电大学3G研究院 葛维 郑建宏?? 2008年12月22日 ?? 收藏0

  3)布局布线完成后
布局布线后可以从版图中提取精确的器件和网络延迟得到SPEF (Standard Parasitic Exchange Format ) 文件,反标到Prime Time SI中再做一次时序分析,这时可以得到基于版图的精确的时序分析结果。

  布局布线的过程中,需要不停的用STA来分析布局布线的结果。我们的芯片采用SMIC提供的0.13微米工艺的元件库。他们提供了标准元件库和HVT元件库两种。HVT元件的特点是漏电低,但是延时比较大。所以,刚开始的时候我们用HVT元件,做STA之后发现有的路径不能满足时序要求。我们再用一些标准元件来替代这些HVT元件,反复不停比较,直到所有路径都满足时序要求为止。这样,既最大程度的实现了低功耗,也满足了时序要求。
在完成时序分析之后,用PT SI生成SDF(standard delay format)文件反标到网表中做门级仿真。

  此时的SDF文件不仅包含单元延迟和线延迟,也包含了版图信息,串扰信息等。门级仿真可以得到最真实,最接近实际情况的结果。

  5.结束语

  静态时序分析以它运行速度很快、占用内存较少,可以对芯片设计进行全面的时序功能检查,并利用时序分析的结果来优化设计等优点,很快地被用到数字集成电路设计的验证中。然而门级仿真也由于它不可取代的地位在ASIC设计中仍有一席之地。结合在TDS-CDMA数字基带处理芯片设计中的经验,我们可以得出这样的结论:静态时序分析和门级时序仿真是从不同的侧重点来分析电路以保证电路的时序正确,它们是相辅相成的。现在,实验中的TDS-CDMA数字基带处理芯片已经成功流片。

  本文作者创新点:在实践中寻找到一种STA和门级仿真结合的新方法。在保证流片成功率的基础上最大程度的节省芯片验证的时间。

  参考文献:

1.Block-based static timing analysis with uncertainty ICCADO3, November 11-13,2003. San lose, California, USA.
2.Synopsys SOLD 2006
3.J. A. Jess, et al. Statistical Timing for Parametric Yield Prediction of Digital integrated Circuits, Proceedings of ACM Design Automation Conference, 2003.
4.冯江,基于VHDL语言的IP核验证,微计算机信息,2005,7-2,3-4;


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