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(多图) Virtex一5LXl10的ASlC原型开发平台设计

北京工业大学 骆名森 楼煌?? 2008年12月02日 ?? 收藏0

  引 言

  目前ASIC设计的规模在不断扩大、复杂度在不断增加,与此同时,日益激烈的竞争使得今天的电子产品市场对产品进入市场的时间极为敏感。如何提高验证的效率已成为一个巨大的挑战。当前对ASIC设计者开放的3个主要验证选择是仿真(emulation)、模拟(simulation)和FPGA原型(prototypes)开发。随着FPGA的门数越来越高,功能越来越强大,使其成为了ASIC验证的强有力工具。

  Virtex一5 LX系列是Xilinx公司推出的新一代65nm工艺FPGA。它与上一代90 nm的FPGA相比,速度平均提高30%,容量增加65%;同时动态功耗降低35%,静态功耗保持同样低,使用面积减小45%。Virtex一5 LX系列还通过性能优化的IP模块拥有了550 MHz时钟技术。高性能的SelectIO特性,提供了到667 Mbps DDR2SDRAM和1 200 Mbps QDR II SRAM等外部存储器的最快连接。

  本文基于Viitex一5 LX110验证平台的设计,探索了高性能FPGA硬件系统设计的一般性方法及流程,以提高FPGA的系统性能。

  1 系统设计实现

  利用FPGA可以很好地对ASIC的功能进行验证。通过常年对AISC原型验证平台的设计和测试发现,对于某些ASIC,特别是用于通信领域的ASIC,如果能够在原型验证阶段就可以在实际环境中对其性能进行严格的评估,对其采用的算法进行验证,便能够很好地保证芯片的性能,从而加快产品的上市时间。利用通用的FPGA验证平台,例如DiniGroup,其价格昂贵且与系统进行互联也比较困难,不满足对系统进行现场测试的高度集成性和便携性的要求。解决这一问题的最好方法就是,根据需求直接将FPGA集成到系统当中,设计出适用于现场评估测试的单板验证平台。

  1.1 系统资源评估

  (1)FPGA资源

  Virtex一5 LX110包含17 280个Slice,110 592个log—ic cell,12个DCM和6个PLL;提供高达800个I/O引脚,23个I/O板块,其中每个I/O都可设置成差分输出。LX110支持多种I/O类型,需要根据系统不同模块的输入/输出特性选择合适的I/O类型,并将所用到的I/O进行合理的布局规划。各种不同I/0类型的电气特性约束严格限制了引脚位置的指定,同时I/O引脚的引出位置影响到BGA封装的板级走线,因此需要综合考虑以便对I/O引脚资源进行合理的划分。

  (2)时钟分布

  系统中的时钟信号通常是串扰和EMI问题的根源,因此需要对其进行合理的规划。时钟信号的完整性是保证系统正常工作的重要因素,在仿真中特别需要关注。利用FPGA提供的DCM资源可以减少系统所需的时钟信号器件,从而减少板级时钟网络。PCB布线时应注意将时钟信号和数据信号进行隔离,以避免串扰的产生。

  (3)FPGA配置模块

  设计合理、适用的FPGA配置方案。Virtex一5提供的配置模式多达8种,本设计选用Xilinx公司提供的PROM配置芯片,通过JTAG接口将配置文件写入PROM中,系统上电后FPGA和PROM按所设定的配置模式将配置文件从PROM下载到FPGA里,利用FPOA+PROM的组合可以有效地简化配置电路设计。此外还可以通过JTAG接口对FPGA进行在线配置。

  (4)模数转换模块

  系统集成高速双路模数转换器,支持高达105 Msps的采样速率,每路10位输出。

  (5)I/O接口模块

  系统为各种不同的I/O类型提供了相应的接口,支持LVCMOS33、LVCMOS25、LVDS_25类型的I/O。

  (6)电源管理模块

  FPGA所需电源主要有3个:内核电压(VCCINT)、I/O电压(VCCO)、辅助电路电压(VCCAUX)。其他如A/D电压、FPGA配置芯片电源(内核电压和I/O电压)、板级所需的时钟电路供电及指示灯供电电压,总共需提供8个电源。系统功能框图如图1所示。

系统功能框图

点击看原图

  1.2 原理图符号生成

  FPGA的可定制特性需要按特定应用进行原理图符号生成。首先,从特殊用途引脚的指定开始,例如电源、地引脚、参考电压引脚以及配置引脚等。只有对这些引脚的正确指定才能保证PCB布板及走线的正确连接。下一步是将逻辑I/0和封装形式连接起来,可以利用FPGA的设计开发环境来指定,然后导入到PCB布板环境中。在FPGA的设计开发环境中,用户可以利用图形界面对引脚进行指定,然后在实现过程中,FPGA布局布线工具能自动地对引脚进行指定。在FPGA的设计开发环境中,能够进行DRC检验以保证引脚的合法性。

  接下来为FPGA创建结构化的原理图符号。由于FPGA本身I/0的复杂性和可配置性,将整个FPGA分割为多个子模块能够有效地减轻设计的复杂度,也便于管理和检查。图2显示了利用Mentor Dxdesigner’原理图符号生成向导生成模块化原理图符号的设计过程。原理图符号生成之后就可以在原理图设计环境进行原理图的设计,指定各个模块的连接关系。

利用Mentor Dxdesigner’原理图符号生成向导生成模块化原理图符号的设计过程

点击看原图


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