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(多图) Testbench仿真串口自收发通信

作者:ilove314: EDN China?? 2008年09月08日 ?? 收藏1

  EDN博客精华文章??作者:ilove314

Testbench仿真串口自收发通信

  以前仿真用的都是ISE自带的Test Bench Waveform。图形化界面,只要点点添加把信号拉高或者拉低进行激励添加,可谓方便快捷。但是所有的仿真激励都用TBW里做恐怕在大一些的项目模块仿真时就会遇到困难了,之前的IIC收发通信用TBW里添加仿真激励就显得有些为难了,所以在对RTL级的verilog设计有了一定程度的掌握后,下一步就该加强自己编写verilog testbench的能力了。

  今天就以一个简单的串口自收发通信开始吧,这个RTL级代码在前面的日志里。

程序

程序

程序

程序

  仿真后的波形如下:(明显比单纯用TBW来得方便)

仿真后的波形

点击看原图

  rs232_rx信号为仿真PC发送数据到FPGA里,上图可以看到rs232_rx线的变化。

仿真后的波形

点击看原图