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高速PCB设计中的信号完整性分析问答

2008年09月16日 ?? 收藏0

  一、您好:我看到很多SDRAM的数据、地址总线上都串接了小电阻(10欧姆到100欧姆);
1、这样做的主要目的是什么?串接的电阻阻值应该怎么来确定?
2、对于程序FLASH(比如NOR型的flash,access time=70ns)的数据和地址总线需要这样做吗?

  不知道你的具体的拓扑结构,我觉得主要是限制信号的反射和过冲的。这要根据你的拓扑结构以及芯片的驱动能力及时序要求决定。

  二、是TR or TF决定该线路是否为高速信号,在信号的测量中,我们经常会发现信号的上升沿太缓慢,或出现抖动,那么他究竟有什么因素决定呢? 与逻辑们本身的性能和负载大小有什么具体的关系,以前在作阻抗匹配的时候会发现加大了窜连珠智慧会增大TR.

  决定因素很多,例如你的负载是否太重,你的匹配是否合适,芯片的驱动能力等等。这个要分DC和AC来分析,我们在设计时主要看AC,驱动外的负载在芯片 Switch时,可等效为阻容电路,实际就是驱动芯片对这个阻容的充放电能力。加大串连电阻的阻值,RC电路的时间常数显然会增加,你的上升下降沿自然会变缓。

  三、在做AGND和DGND的分割时,隔离槽的宽度多少为合适?8mil是否足够(falltime=3ns)?

  如果是Agnd和Dgnd的话,主要是看EMC的要求和加工的要求(防止短路),我们一般是50mil,8mil可能太小. Dear sir,

  四、Could you tell me how to identify the reasons that cause SI problems from the waveforms of a signal? For example: it's cause by unmarched impadance, ect.
Thank you!

  It's difficult to identify the exact reasons just from the waveforms of a signal. Because the waveform is the total effect of all SI causes(noise). So you can just find the possible problems in your real design. Of course, if you just change one parameter(eg. termination resistor) you can get some rules of waveform. You can do some sweep simulation in some simulators to get some results.

  五、我们在设计PCB时,将CPU的16位数据和24位地址总线用一个扩展接口引出,以期望能扩展多个其它外部设备。总线频率最高可达40MHz。我们希望使用比较通用的连接器,因此打算采用PC104模块上所使用的64pin长引脚连接器,引脚数量和扩展功能都能满足。
请问专家:采用此连接器是否会制约总线的频率?

  采用连接器肯定会对这些信号的质量有影响,但是否制约总线频率,就要看设计的好坏了。在设计时,要考虑串扰,反射、以及时序,对于连接器来说,就需要很好的安排信号在连接器上的分布,以及两边PCB的走线。

  六、有几个名词的定义我不是很清楚,就是:
1、什么叫微带线、带状线?
2、什么叫电长走线?

1 在PCB上,微带线一般是指传输线只有一个参考平面的传输线,一般就是表层的走线;带状线一般是指在传输线的两侧都有参考平面的传输线。
2 我也没听说过“电长走线”。

  七、如果给一个SDRAM(rise time=0.2ns)走数据总线,走线宽度6mil;过孔尺寸:外18mil,内10mil;走线长度为1.2英寸;在上述情况下,您认为最佳的过孔数量应该是多少?计算的主要依据是什么?

  过孔的影响主要是两方面:一是影响信号质量;二是影响信号的时序。这两方面是互相影响的,彼此相关的。而且这些与你的芯片的电气特性、PCB上的传输线以及厚度等是密切相关的。用仿真工具可以很容易看到过孔对信号的影响。如果你要计算的话,工作量是非常大的。

  八、

1、您不建议在走线密集的信号层大面积敷铜的主要考虑是什么?
2、如果我要对一些高频信号(比如时钟信号)用敷铜接地来与其他信号隔离,是否就在其走线周围局部敷铜接地更好?

1 已经是走线密集了,还怎么大面积敷铜?
2 如果你要对一些高频信号进行隔离,在这些信号的两边走地线就可以了,也不用敷铜。敷铜会占用较大的布线空间,而且效果未必好。


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高速PCB? 信号完整性? 拓扑?

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