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芯片设计实例:实现片上SerDes时钟分配

Dr. Satya Gupta?? 2008年08月05日 ?? 收藏0

  Open -Silicon公司设计了一种可伸缩图形开关。该芯片面向游戏和电脑业,把主处理器连至多颗图形处理器的集线器。该芯片在数颗图形处理单元(GPU)之间分配图形处理工作。目标是TSMC 130nm LV,一个显著特性是面向其12个区域层48通道2.5Gbps PCIe SerDes复合体的时钟结构。该时钟结构确保了在芯片上向所有12个区域层分配高质量同步基准时钟,由此降低了系统复杂度。从板/封装角度看,这便于仅用一路输入为所有12个区域层服务。

  而且,该芯片实现了其余设计目标,如低封装成本、充足的配电、ESD和DFT设计。过去,实现这些目标经常需要解决在集成12个区域层时出现的约束条件。

  芯片平面图设计

  焊盘限制的芯片尺寸是由12个PCIe SerDes PHY层的尺寸和位置布局决定的。在每面放置了3个PHY层之后,实现了最优芯片布局(图1)。这种布局是由封装布线约束条件决定的。为了实现低封装成本,首选焊线实现。因此,要想为来自12个PHY层的差分信号实现最低电感和匹配的延时,就需要布局确保从焊盘到封装球的焊线布线为最短距离。

  对PHY层的时钟分配是通过在芯片外围附近创建的缓冲器环结构实现的,在焊盘区之外(图1)。这减少了与芯片上信号的电容耦合,由此使时钟免受串扰影响。

芯片平面总图

  时钟环设计

  12个PHY层被分为3组。每组是独立的时钟域,域内的时钟偏斜要求最低限度。域之间没有时钟偏斜要求。

  在芯片级,向“时钟环”的输入是一个100MHz基准时钟,是通过LVDS缓冲器向所有PHY和内部PLL馈送(图2)。在芯片上为该缓冲器提供了专用隔离电源。它具有足够解耦电容单元来为核心以及I/O轨抑制电源噪声。来自该LVDS缓冲器的差分时钟随后通过若干差分转发器和高边沿速率差分缓冲器的组合馈送到PHY的时钟引脚。有两类差分缓冲器——转发器和驱动PHY时钟引脚的快速边沿速率缓冲器。由专用电源在完成芯片上RC滤波之后向所有四边的差分缓冲器馈电。该环结构中的所有元件均被设计成相同高度。时钟环以及电源环的连续性是由专门设计的解耦电容单元和填充单元保证的,这些单元的高度也与其它元件相同。这些解耦电容和填充器被用来填充转发器、驱动PHY的缓冲器以及电源之间的间隔。所有时钟网均被布线在最顶层的金属层,来确保最小延时。

  转发器设计配备了两路输入和两路输出用于差分时钟,并具备占空比校正。高边沿速率缓冲器的位置与PHY的基准时钟输入端很近。每个PHY层均有一个缓冲器驱动其时钟引脚。每个转发器驱动两个缓冲器(图2)。

图 2. 时钟分配实现

  在提取的SPICE网表上做了SPICE模拟,由此验证了这种实现。这些模拟确保了在所有PHY的时钟输入引脚,所有结果均符合制定频率范围规格、时钟跳变、SERDES抖动、占空比要求(如表1和图3所示)。

100MHz的边沿速率模拟结果

  因此,通过占空比校正缓冲器和快速边沿速率输入端(它们由经过仔细滤波的电源供电)的组合,以及把时钟布线于芯片边沿的一条屏蔽通道内,实现了时钟抖动非常低的基准时钟分配。

  电源方面的挑战

  PHY和时钟环的位置布局给电源焊盘的恰当分配以及低静态IR降的实现造成了一些困难。电源焊盘的电流承载能力只够满足电迁移要求,不能满足电压降要求。另外,只有两层可被用于在PHY的上方布线,以便获得恰当配电。

  为了增大对核心的电流供应,使用了具有更多金属层的电源焊盘,并在从焊盘到核心环的顶部金属层中创建了跳线。这就增强了供应给核心的总电流。而且,电源环被布线在上方两层内的PHY的顶部,来帮助保持较高的电流密度。因此,通过增强核心周围的环,并把顶部金属层专用于电源,就确保了向核心供应充足电流,并因此满足了芯片的总体电压降要求(图4)。

VDD电压降示意图

  ESD和DFT设计

  所有PHY均带有内置ESD保护电路,并与核心隔离开。通过在PHY之间添加放电路径,提供了对芯片其余部分的ESD保护。焊盘环得到恰当设计,以便提供足够的低阻抗ESD放电路径。

  芯片的DFT实现便于同时或分别测试所有PHY。这有助于那些需要分别调试PHY的情况,同时通过一次测试所有PHY缩短了测试时间。还包含了用于测试存储器、IO、PLL、LVDS和所有标准单元的DFT逻辑。

  通过STA,为芯片布线后提取网表上的所有相关工艺步骤,分析了所有功能模式和DFT模式。


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时钟分配? PCIe?

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