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(多图) 基于Verilog HDL的异步FIFO设计与实现

山东大学/信息科学与工程学院 魏 芳 刘志军 马克杰?? 2008年05月26日 ?? 收藏0

  虽然空/满标志的设置是保守的,但这并不影响FIFO功能的正确性,经验证保守的空/满标志能够满足FIFO的设计要求。

  3 仿真验证和综合

  根据以上分析,以深度为16、数据宽度为8位的异步FIFO为例,用Verilog HDL编写了各个模块,并采用Synopsys公司的仿真工具VCS进行了仿真验证。设写时钟(wclk)周期为100MHz,读时钟(rclk)周期为 133MHz,FIFO写、读时序仿真结果分别如图7、图8所示。当FIFO写满时,满标志wfull马上由0变1,禁止写数据并且写地址也不再增加, FIFO只读不写;当FIFO读空时,空标志rempty马上由0变1,禁止读数据并且读地址也不再增加,FIFO只写不读。空/满信号的变化情况满足设计要求。

仿真验证

  仿真验证通过后,采用Synopsys公司的Design Compiler工具进行综合。把采用异步比较法设计的FIFO与传统的先将地址信号同步再进行比较设计的FIFO相比较,在中芯国际0.35μm库上 DC综合结果如表1所示。可见相对于传统的异步FIFO,改进后的异步FIFO电路速度快、面积小,从而降低了功耗,提高了系统的稳定性。

综合

  为了解决数据在不同时钟域间传递所产生的亚稳态问题,本文讨论了一种新颖的异步FIFO设计方案。采用Verilog HDL以及由顶向下的模块设计方法实现了这种方案。经验证该方案能安全地实现数据跨时钟域的传递,并且性能比传统方案有了明显的改善。

  参考文献

1 Ciletti MD. Advanced digital design with the verilog HDL[M].影印版.北京:电子工业出版社,2004:1l5~ll9
2 朱永峰,陆生礼,茆邦琴.SoC设计中的多时钟域处理[J].电子工程师,2003;(11):60~61
3 Cummings C E, Alfke P. Simulation and synthesis techniques for asynchronous FIFO design with asynchronous pointer comparisons [Z]. SNUG, 2002;1~18
4 Cummings C E. Synthesis and scripting techniques for designing multi-asynchronous clock designs[Z]. SNUG,2001:1~26
5 杨宗凯.数字专用集成电路的设计与验证[M].北京:电子工业出版社,2004:214~225


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Verilog? 异步FIFO? 亚稳态?

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