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(多图) 系统时钟源的比较选择及高性能PLL的发展趋势

来源:安森美半导体?? 2008年02月14日 ?? 收藏0

  在所有电子系统中,时钟相当于心脏,时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能,如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成,如图1所示。

  系统时钟源需要可靠、精确的时序参考,通常所用的就是晶体。本文将比较两种主要的时钟源——晶体振荡器(XO,简称晶振)模块和锁相环(PLL)合成器,并探讨高性能PLL的发展趋势。

安森美半导体提供的完整时钟解决方案

图1:安森美半导体提供的完整时钟解决方案。

  常见的系统时钟源

  现今非常复杂的系统设计可能需要分配多个逻辑标准和多个频率的时钟信号副本。某些板子也可能需要在几个要求零延迟缓存和沿(上升下降沿斜率)调整缓存的元件之间有精确的沿和同步特性。时钟的多个副本可能需要一个扇出缓存用于多路输出分配。时钟的倍频器可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。

  对于晶振模块和PLL合成器这两种主要的系统时钟源而言,它们各有其优劣势。典型的系统晶振时钟源通常使用的是石英晶体谐振器,尽管这种分立的双器件解决方案(由单

独的晶体和IC组成)是可被替代的。为使振荡器工作,石英晶体必须处于动态信号环路中,由增益放大反向器补偿晶振损耗、调节相位偏移并匹配阻抗。增益放大器也必须驱动信号到标准逻辑输出电平的转换,以便系统时钟分配网络使用,且最终由时钟接收器使用。 图2显示的是典型的晶体振荡器时钟的结构示意图。

典型的晶体振荡器时钟

图2:典型的晶体振荡器时钟。

  从工作原理上讲,石英晶体振荡器是利用石英晶体(二氧化硅的结晶体)的压电效应制成的一种谐振器件。若在石英晶体的两个电极上加一电场,晶片就会产生机械变形。反之,若在晶片的两 侧施加机械压力,则在晶片相应的方向上将产生电场,这种物理现象称为压电效应。如果在晶片的两极上加交变电压,晶片就会产生机械振动,同时晶片的机械振动又会产生交变电场。在一般情况下,晶片机械振动的振幅和交变电场的振幅非常微小,但当外加交变电压的频率为某一特定值时,振幅明显加大,比其他频率下的振 幅大得多,这种现象称为压电谐振。

  晶体振荡器的频率精确性(针对特定数据表目标)一般表示以+/-PPM(每百万零件)范围偏差的均值。更精确的晶体振荡器可能更昂贵,如更高频晶体振荡器。单独的频率精确度特性由有效位数和不确定性偏差范围、单位以PPM表示。有各种精确性和精度不同的晶体振荡器模块。晶体振荡器的边缘抖动或相位噪声是精确性和精度的独立参数。晶体振荡器时钟模块总时钟抖动的单位是皮秒(ps),而相位噪声仅当规定超过边带频率范围时有效。?

  对于晶体振荡器时钟而言,它通常局限在一个频率工作,而且经常只有一个单端逻辑输出引脚或一个差分输出对。振荡工作可能在晶振基本模式或谐振超调模式中进行。

  晶体振荡器时钟的优点包括结构简单和噪声低,以及可为客户提供精确的定制频率等方面;但另一方面,它的缺点也比较明显,例如其频率仅由晶体决定,通常是特定晶体被制成客户所需的振荡器,导到生产成本高、交货周期较长,不利于客户加快产品上市时间,而且难以获得非标准的频率。此外,晶体振荡器也存在着可靠性等方面的问题。在这种情况下,许多客户多年来都在寻找着适合的晶体振荡器的替代方案。

  与晶体振荡器相比,PLL合成器是一种更为复杂的系统时钟源。其中,单从PLL来讲,它通常由相频检测器(PFD)、电荷泵、低通滤波器 (LPF)和压控振荡器(VCO)等组成。而通用的PLL合成器时钟产生器一般需要外部晶体以及放大反向器,并再通过完全集成的PLL和逻辑电路来完成。PLL合成器还可以实现其它更高的功能和特性,如晶体频率倍频、输出相位校准、多个输出副本和对输出进行分频等。图3显示 的是典型PLL合成器的结构示意图。

典型的PLL合成器时钟结构示意图

?图3:典型的PLL合成器时钟结构示意图。

  对于PLL合成器来说,先进的芯片电路集成让PLL合成器提供宽泛的扇出功能,用于时钟信号副本的分配。如PLL合成器能提供20个差分输出对,或运行到40个单端时钟接收器。可选扇出使能功能, 并可结合倍频或分频,得到独立封装中广泛输出的灵活性。?

  PLL合成器相对于晶振模块的替代优势

  对于相同的时钟应用而言,PLL合成器时钟可使用较为廉价的低频晶体,这种晶体能够工作在比晶振模块更低的谐波频率。通常频率越高的晶体的价格也越贵,并且可能需要更长的交货周期。

  此外,采用单个PLL合成器IC即可替代系统中的多个晶振模块,这就无需扇出缓冲器或转换器,从而带来稳固的成本降低。相对于晶振模块,PLL合成器能够提供多个逻辑系列输出等级、优化扇出板面积,并凭借使用更少的机械元件而提供了系统的可靠性。

  总的来看,在系统设计中采用PLL合成器,能够获得具有竞争力的相位噪声和稳定性能,具有更宽的频率输出范围和更高的设计灵活性,能够减少所用元器件数量,从而减少物料清单(BOM),降低系统总成本,并缩短产品的交货周期。


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时钟? 电子系统? 晶振模块? PLL合成器?

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