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(多图) 以频域时钟抖动分析加快设计验证流程

来源:EEFOCUS?? 2008年01月30日 ?? 收藏0

  由于数据率的提升,对时钟抖动分析的需求也随之水涨船高。在高速串行数据链接中,时钟抖动会影响发射器、传输线路、及接收器中的数据抖动。时钟质量保证的测量也在发展。其强调的是,就位错误率而言,建立时钟效能与系统效能的直接关联性。我们将回顾参考时钟的作用及时钟抖动对数据抖动的影响,并讨论运行在E5052B 信号源分析仪(SSA) 上的Agilent E5001A 精确时钟抖动分析应用所采用之新测量技术,该技术具有出色的功能、可测量超低的随机抖动(random jitter ,RJ)及对RJ 与周期抖动(periodic jitter ,PJ) 成分的实时抖动频谱分析,从而提高设计质量。我们还将讨论这种可加快设计验证流程的新技术的实时测量能力。

  参考时钟在高速串行应用中的作用

  图1 显示了参考时钟的主要组成部分。发射器通常将一组低速率的并行信号连续串行(serialize)成一串行数据串流。信号传播的传输信道包括背板和缆线。接收器会对进入的串行数据进行解释、重建其时钟信号,而且通常要将其解串行(de-serialize)成为并行数据串流。在许多像这一类的描述中,多把参考时钟当

作是一种组成要素,而不是关键的参与者(player)。但在高速率串行数据系统中,参考时钟则会被当作关键组件来使用。通常参考时钟是以远低于数据率的频率来进行振荡,然后在发射器中进行倍频。发射器使用参考时钟来定义在串行数据串流中逻辑转换的时序。发射数据中含有参考时钟的特征。在接收器端,会出现两种不同的情况。如果参考时钟还未分配,接收器从数据串流中恢复一个时钟,例如,使用锁相环 (PLL),并使用该时钟来及时地定位出采样点。如果参考时钟已经分配,则接收器采用数据信号和参考时钟来对采样点定位。

参考时钟的主要组成部分

  时钟抖动对发射器数据抖动的影响

  参考时钟为系统时序的根本来源。它提供了发射器的时基(time-base)。在分布式及非分布式时钟系统中,参考时钟的特征在接收器时钟恢复电路中重现。现在,我们要了解一下时钟抖动是如何在系统的发射器中传播的。

时钟抖动对发射器数据抖动的影响

  要定义逻辑转换的时序,发射器必须用一个适当的因素对参考时钟进行倍频,以得到数据率。例如,对于100 MHz 参考时钟和一个5 Gb/s 的输出信号,发射器会用PLL 会参考时钟增加50倍。PLL 乘法器(multiplier)既放大了时钟抖动,也引入其自身的抖动,主要是来自PLL 压控振荡器 (Voltage Controlled Oscillator,VCO)的RJ 抖动。频率增加n倍的效果是,是把相位噪声功率对载子比(phase noise power to carrier ratio)放大n2倍,所以抖动就会迅速地提高。

  发射器中的PLL 乘法器有一定的频率响应,通常为秒级的响应,如图3所示。非均匀的频率响应带来了一个有趣的问题:时钟抖动究竟有什么影响?如果PLL 性能良好且有零频宽,就可以过滤掉所有的时钟抖动,从而为发射器提供无抖动的时基。当然,零频宽意味着无限长的锁定时间,所以要有所妥协。但PLL 频宽越窄,从参考时钟进入数据的抖动就越少。要想确定时钟是否是以所要的BER 在系统中运行,就要仔细地测试抖动频谱。

PLL 乘法器

  现实世界中的抖动源

  现实世界中的高速数据电路中有许多抖动源,如图4所示。如前面所述,时钟信号通常分布到多个IC中,时钟频率可倍频(multiplied)与/或分频(divided)。假定来自晶体振荡器的参考时钟有更低的抖动,倍频或分频的输出时钟会由于IC的附加噪声(additive noise)或来自其它设备的干扰而变得不干净。

现实世界中的抖动源

  一个主要的污染源是典型开关频率为100 kHz到1 MHz的开关电源噪声。这种开关电源噪声可以进入到时钟信号线路中,在图中左下方为PJ抖动。

PJ抖动

  其它周期抖动成份源可以是数据或时钟线路的干扰,而且相互间调变的(inter-modulation)产物会进入时钟线路,它也被视为PJ 抖动的成份。只要PJ 成份远离时钟频率,就可以插入一个带通常滤波器(或低通滤波器) 来抑制这些抖动。问题是当周期抖动接近到时钟频率时,高Q的(high-Q)滤波器在高频的情况下很难实现。对于参考时钟的RJ抖动,一个时钟分频电路会加进宽带噪声,造成输出时钟信号的RJ抖动增加。

PJ抖动

  为了诊断问题,必须在电路实际位置上及/或在运行条件下,分析时钟抖动的特点。


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频谱? 周期抖动? PLL?

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