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DAC架构的比较

作者:TIAnalog?? 2007年12月23日 ?? 收藏0
引自EDN博客:TIAnalog

作者:德州仪器 (TI) 高级应用工程师 Bonnie Baker

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即使是资历尚浅的工程师也能对 ADC 拓扑结构了如指掌,因此在求职面试时,大部分求职者都可以绘制并说明其基本结构图。但是,DAC 拓扑远没有这么简单。这种情况下,求职者只能向我表述其基本原理:如数字输入,模拟输出。

(a), R2R-back (b), and resistor-string

(c) architectures

Figure 1 Typical topologies of popular DACs include R2R-multiplying (a), R2R-back (b), and resistor-string (c) architectures

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通常高精度控制环路应用中的 DAC R2R电阻梯形MDAC乘法DAC Figure 1a。该架构可实现高电压输出因此 MDAC 厂商可以设计高精度16 器件该器件采用 ±1 LSB INL积分非线性DNL差分非线性规范。MDAC 需要 1 个外部电流电压运算放大器,但应有较快的建立时间(小于

0.3 ?sec)以及大于 10 MHz 的乘法带宽 (multiplying bandwidth)

R2R-back DAC 非常适于工业应用 Figure 1b。利用该 DAC,每次升级只要将 2R 引脚 (leg) 切换到高参考电压 VREF-H,或者低参考电压 VREF-L 即可。制造这种架构相对来说比较简捷,因为 R2R 架构具有一条并行数据输入总线。对于带有串行接口的器件而言,在 DAC 进行数据锁存之前,多位DAC首先使用内部的一个串并寄存器。任何情况下,门切换时序偏移都应视为 DAC 输出端的短时脉冲干扰。R2R-back DAC MDAC 一样,通常具有出色的低噪声、INL 以及 DNL 性能,而且建立时间适中。

电阻串 DAC 适用于便携式仪表、闭环伺服控制、过程控制和数据采集系统(见 Figure 1c。该 figure 显示了 1 3 位电阻串 DAC 模型,此处的数字输入编码为 101b,输入端解码为 5/8VREF。输出级缓冲器将内部电阻元件与输出负载隔离。电阻串 DAC 是一款低功耗器件,从而确保了在整个输入编码范围内的单一性,且 DNL 性能良好。这种 DAC 产生的脉冲波形干扰能量通常要低于其他类型的 DAC。但是,INL 性能取决于电阻阵列匹配,并受芯片布局影响较大;而电阻串 DAC 的噪声也取决于电阻串阵列的阻抗,而且噪声相对较高。

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DAC? 架构? TI?

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