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FPGA平台架构用于复杂嵌入式系统

来源:今日电子?? 2007年12月04日 ?? 收藏0

  设计嵌入系统的主要挑战来自于需要同时优化众多设计因素。这些需要优化的设计因素包括单位成本、NRE(不可回收工程)成本、功率、尺寸、性能、灵活性、原型制造时间、产品上市时间、产品在市场生存时间、可维护性、可重配置能力、工程资源、开发和设计周期、工具、硬件/软件划分,以及其他许多因素。

设计嵌入系统的主要挑战来自于需要同时优化众多设计因素

  Virtex-II ProTM平台FPGA产品基于高性能的Virtex-IITM结构,为嵌入式系统设计提供了一个极灵活的解决方案。利用Virtex-II ProTM器件,嵌入式系统设计人员可以在单片器件内集成范围广泛的硬和软IP核心,其中的硬件和固件具有可升级能力,从而可延长产品的在市场生存时间。 Virtex-II 结构的可编程能力降低了系统开发时间并使单个平台FPGA解决方案可适用于多种应用。Virtex-II ProTM FPGA使系统设计人员可在整个开发周期中对系统进行优化,同时还为硬件和软件设计任务折衷提供了无与伦比的协同设计灵活性。硬件/软件系统划分允许设计 人员可以控制以效率最高的方式实现所需要的功能。

  Virtex-II ProTM平台FPGA产品提供了一个可以满足多种

应用的处理、DSP和连接功能要求的平台,这些应用包括光学网络系统、千兆位路由器、无线蜂巢式基站、 调制解调器阵列、专业视频广播系统、测试和测量设备、生物医疗系统、工业控制器,以及其他许多应用。下面我们重点列出了Virtex-II ProTM平台FPGA的主要特性和功能。

  Rocket I/OTM 收发器

  Virtex-II ProTM 器件提供了高达16个千兆位并串和串并收发器,可以支持不同的高速串行标准,如Gigabit Ethernet、 Fiber Channel、 Infiniband、 Serial ATA、 RapidIO、 3GIO、 Aurora、 和XAUI。其通道绑定功能可以结合多个通道提供高于3.125Gb/s的数据传输速率。Rocket I/OTM收发器支持物理媒体附加子层(串行化器、并串转换器、时钟和数据恢复、发送/接收缓冲器)和物理编码子层(8B/10B编码器/解码器和弹性缓 冲器)。

  PowerPCTM 405 处理器

  Virtex-II ProTM 器件可提供多达4个高性能、低功耗、高速IBM PowerPCTM 405微处理器核心。在器件中集成PowerPC核心是利用IP-Immersion架构完成的。IP-Immersion架构允许硬核心扩散分布到平台 FPGA结构中的任意位置,同时还可保持与周围逻辑阵列间的无与伦比的连接能力。利用处理器局部总线(PLB)和采用CoreConnect互连总线片上 总线架构的外设总线,处理器可以控制和管理多种外设资源。运行在300+MHz时钟下,能够提供420+ Dhrystone MIPS性能的PowerPCTM 405微处理器核心提供了众多下一代嵌入式系统所需要的处理能力。

  18位×18位乘法器

  Virtex-II ProTM 器件提供多达216个嵌入式18位×18位二进制补码乘法器。这些嵌入式乘法器为实现18位× 18位带符号乘法提供了一个快速高效的方法。一个乘法器模块与一个SelectRAM存储器块相关联。乘法器模块针对利用块SelectRAM一个端口的数据进行了优化。利用这些乘法器,读取/相乘/累加操作和DSP滤波器结构变得异常快速和高效率。SelectRAM存储器和乘法器资源都连接到四个交换矩阵以实现与通用布线资源的连接。

Virtex-II ProTM 器件提供多达216个嵌入式18位×18位二进制补码乘法器

  全局时钟

  高频率设计需要低畸变的高级时钟分配。在多数大密度设计中通常需要大量全局时钟。所有的Virtex-II ProTM器件都包含16个全局时钟缓冲器,支持16个全局时钟区域。这些时钟域支持进行更高水平的逻辑集成,并免除了进行复杂的时钟树分析的需要。16 个时钟缓冲器还是“无毛刺”同步2:1复用器。这些复用器可以在任意时间在两个异步(或同步)时钟间进行切换。

  数字时钟管理器(DCM)

  Virtex-II ProTM器件提供多达8个数字时钟管理器(DCM)。每一个DCM都支持零延迟时钟缓冲、精确相位移动和频率合成控制。

  DCM还支持对其输出时钟进行90°、180°和270°的相移。异常灵活的频率合成可提供输入时钟频率分数倍数或整数倍数的时钟输出频率。

数字时钟管理器


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